[發明專利]基于低成本多路并行高速率的A/D采樣電路板

無效

• 申請號: 201010594882.0
• 申請日: 2010-12-20
• 公開（公告）號: CN102006069A
• 公開（公告）日: 2011-04-06
• 發明（設計）人: 王偉權
• 申請（專利權）人: 四川九洲電器集團有限責任公司
• 主分類號: H03M1/10
• 分類號: H03M1/10
• 代理公司: 成都九鼎天元知識產權代理有限公司 51214
• 代理人: 徐宏;吳彥峰

技術領域

本發明涉及一種可廣泛使用的數字信號處理技術，該項技術主要涉及高速數據采集方面。

背景技術

以現代通信理論為基礎，以數字信號處理為核心，以微電子技術為支撐的軟件無線電技術在最近幾年取得了極大發展，引起了包括軍事通信、個人移動通信、微電子以及計算機等電子領域的巨大關注和廣泛興趣。但是，由于受半導體技術的限制，從射頻信號直接數字化幾乎是不可能的。而中頻信號的數值化所需A/D，以及后續數字中頻信號處理所需的FPGA、DSP等器件，在一定程度上滿足了軟件無線電的要求。

隨著近年來數字信號處理技術的發展，許多理論，比如欠采樣、信號多相濾波等日益成熟，都為中頻數字化，甚至寬帶中頻信號的數字化處理提供了實現的基礎。

因此，以較低成本對中頻信號進行并行高速數字信號處理是實現軟件無線電的重要途徑。

在傳統信號處理中，多路并行數據采樣系統在各個通道間必然存在差異，從而會引入新的誤差，使得整體性能下降。一個誤差來源是由于所需精度的時鐘在目前的技術條件下是很難做到的，而各路之間的時延不等造成了采樣實際上是非均勻采樣，從而引起采樣點偏移；另一個來源是通道間增益不一致。這些誤差使得輸入信號被多通道并行系統采樣后難以無失真地復合。但這兩種誤差都只與電路結構與采樣器件有關，屬于系統誤差，在采樣系統構成后可以經過誤差測量，采用軟件方式進行修正。

發明內容

本發明的目的是提供一解決其技術問題所采用的技術方案是：依據以前分析，本項高速數據采樣技術從軟、硬兩個方向進行具體設計實現：

1.硬件方面

l?采用較精確的時鐘芯片和分配芯片；

l?時鐘、輸入模擬信號等在印制電路板上走線要嚴格等長；

l?對各A/D芯片提供精確的同一參考電壓，并使用同一電源芯片。

為驗證相關設計有效性，本方案設計了相關電路圖，具體原理參見圖1，由此可見硬件模塊分為5部分，分別為：模擬信號輸入模塊，時鐘產生和分配模塊，并行ADC模塊，FPGA模塊和DSP模塊。其中前3個模塊我們統稱為采集部分，后兩個部分我們統稱為存儲分析部分。

a)??模擬信號輸入模塊

采用一塊寬帶差分運放AD8351組成，它完成的主要功能是對模擬輸入信號進行單端轉差分操作以驅動ADC，以獲得最好的采樣效果。

b)??時鐘產生和分配模塊

這個模塊主要是由一塊ADF4360-7和一塊AD9510組成，其中ADF4360-7負責產生等效采樣時鐘，AD9510負責將這個時鐘4分頻并輸出依次相移90度的4路LVPECL信號來分別驅動4塊ADC。

c)??ADC模塊

采用4塊AD9480來進行并行采樣，在PCB制版時嚴格保證時鐘線和模擬信號輸入線到每塊ADC的距離等長，并采用ADR510作為運放和4塊ADC的統一參考電壓源。

d)??FPGA模塊

選擇了XLINX公司的XC3S400PQ208-4來接收AD9480輸出的LVDS電平的時鐘和數據，并存放在內部RAM中，共存32KBytes（相當于每路8KBytes）。后通知DSP讀入數據進行采樣效果的檢驗和誤差校正（現階段先在DSP中實現誤差校正算法，以后會分解算法并在FPGA中實時實現）。

e)??DSP模塊

選擇TMS320VC5509A來進行采樣效果的驗證和初期的誤差校正工作，DSP通過EMIF接口和FPGA通信，從FPGA內部實現的FIFO中讀出數據并處理。

2.軟件方面

在高速數據采集過程中，誤差引入過程相對比較復雜，此處就不再就此做理論分析。但是其主要誤差主要歸結為三類：

a)??A/D偏置幅度非均勻引入誤差

A/D?的偏置誤差對系統的影響是產生和A/D個數相同的附加頻率分量，附加頻率分量位于和采樣頻率和A/D個數有關的固定頻率點上，并且等間隔地分布在頻率軸上，其位置和輸入信號的頻率無關。

b)??A/D增益幅度非均勻引入誤差

如果系統的采樣角頻率ωs=?2π/T。在一個頻率周期內包含M對譜線，M為并行采用通道數。那么信號的主譜線位于(ω0，ωs-ω0)處，附加頻率分量譜線等間隔的分布在頻率軸上，頻率間隔為ωs/M，而且每對譜線的中心以ωs/M等間隔均勻分布，每對譜線的系數為A(k)/2j和-A(M-k)/2j，且A(k)=A(M-k)，A(k)即為增益幅度非均勻引入誤差。

c)??時延誤差