[發(fā)明專利]基于低成本多路并行高速率的A/D采樣電路板

無效

• 申請?zhí)枺?/td>: 201010594882.0
• 申請日: 2010-12-20
• 公開（公告）號: CN102006069A
• 公開（公告）日: 2011-04-06
• 發(fā)明（設(shè)計(jì)）人: 王偉權(quán)
• 申請（專利權(quán)）人: 四川九洲電器集團(tuán)有限責(zé)任公司
• 主分類號: H03M1/10
• 分類號: H03M1/10
• 代理公司: 成都九鼎天元知識產(chǎn)權(quán)代理有限公司 51214
• 代理人: 徐宏;吳彥峰

1.一種基于低成本多路并行高速率的A/D采樣電路板,包括模擬信號輸入電路、時鐘產(chǎn)生和分配模塊、ADC模塊、FPGA模塊和DSP模塊；所述模擬信號處理模塊主要實(shí)現(xiàn)對模擬信號的輸入，以驅(qū)動ADC模塊；時鐘產(chǎn)生和分配模塊為ADC模塊提供同一時鐘基準(zhǔn)；FPGA模塊和DSP模塊主要用于將經(jīng)過高速采樣處理后形成的數(shù)字信號進(jìn)行采樣校正和驗(yàn)證效果。

2.根據(jù)權(quán)利要求1所述的基于低成本多路并行高速率的A/D采樣電路板，其特征是：所述FPGA模塊接收ADC模塊輸出的LVDS電平的時鐘和數(shù)據(jù)是存放在內(nèi)部RAM中的；共存32KBytes相當(dāng)于每路8KBytes后通知DSP讀入數(shù)據(jù)進(jìn)行采樣效果的檢驗(yàn)和誤差校正；由于采用低端FPGA的低速型號，速度達(dá)不到直接存儲250MHZ信號的要求，因此，在FPGA中我們進(jìn)行了數(shù)據(jù)的分裂存儲，F(xiàn)PGA內(nèi)部的FIFO只用工作在125MHz下。

3.根據(jù)權(quán)利要求1所述的基于低成本多路并行高速率的A/D采樣電路板，其特征是：所述DSP模塊，選用芯片TMS320VC5509A，進(jìn)行采樣效果的驗(yàn)證和初期的誤差校正工作，DSP通過EMIF接口和FPGA通信，從FPGA內(nèi)部實(shí)現(xiàn)的FIFO中讀出數(shù)據(jù)并處理。

4.根據(jù)權(quán)利要求1或2或3所述的基于低成本多路并行高速率的A/D采樣電路板，其特征是：驗(yàn)證方式是將FPGA內(nèi)所有的RAM都用來存儲ADC的數(shù)據(jù)，即32K字節(jié)，這樣，在一次采樣完成以后，DSP讀出FPGA內(nèi)的數(shù)據(jù)，并以二進(jìn)制文件的形式寫到計(jì)算機(jī)中，用MATLAB進(jìn)行32K點(diǎn)的FFT分析，這樣可得到更加詳細(xì)和直觀的頻譜圖。

5.根據(jù)權(quán)利要求1或2或3所述的基于低成本多路并行高速率的A/D采樣電路板，其特征是：驗(yàn)證方式是將DSP模塊工作頻率設(shè)置在200MHZ，CE1使用16位異步通信方式與FPGA模塊進(jìn)行數(shù)據(jù)交換，讀寫均使用DMA；FPGA模塊內(nèi)部建一個RAM，DSP模塊寫時，使用ALTERA公司的In?System?Memory?Editor工具來觀察DSP模塊寫入的數(shù)據(jù)是否正確，使用示波器來觀測DSP模塊的AWE的速度；DSP模塊讀時，先初始化FPGA模塊里的RAM里的數(shù)值，然后DSP模塊讀入RAM里的數(shù)據(jù)，通過DSP模塊開發(fā)環(huán)境CCS看數(shù)據(jù)是否正確，通過示波器來觀測DSP的ARE的速度。