[發(fā)明專利]消隱基元屏蔽電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201010593983.6
• 申請(qǐng)日: 2010-12-17
• 公開(kāi)（公告）號(hào): CN102128954A
• 公開(kāi)（公告）日: 2011-07-20
• 發(fā)明（設(shè)計(jì)）人: Q.T.特蘭
• 申請(qǐng)（專利權(quán)）人: 特克特朗尼克公司
• 主分類號(hào): G01R1/00
• 分類號(hào): G01R1/00;G01R13/02
• 代理公司: 中國(guó)專利代理(香港)有限公司 72001
• 代理人: 馬永利;王洪斌

相關(guān)申請(qǐng)的交叉引用

根據(jù)35?U.S.C§119(e)，本申請(qǐng)要求保護(hù)于2009年12月19日提交的美國(guó)臨時(shí)申請(qǐng)序列號(hào)61/288,266的優(yōu)選權(quán)，通過(guò)引用將其內(nèi)容整體結(jié)合于此。

背景技術(shù)

位誤差（bit?error）檢測(cè)在接收器極限測(cè)試（margin?test）解決方案中扮演重要角色。在接收器極限測(cè)試解決方案中，諸如任意波形發(fā)生器等之類的高速串行發(fā)生器生成高速串行信號(hào)以作為被測(cè)設(shè)備（device?under?test，DUT）的輸入。諸如示波器等之類的具有誤差檢測(cè)的測(cè)試和測(cè)量?jī)x器可以通過(guò)環(huán)回（loop?back）模式（常常是重定時(shí)（retimed）環(huán)回模式中）監(jiān)視DUT的輸出以檢測(cè)來(lái)自DUT的接收器的任何誤差。通過(guò)利用抖動(dòng)和擴(kuò)頻時(shí)鐘（SSC）削弱DUT的輸入信號(hào)來(lái)強(qiáng)調(diào)DUT的輸入。

發(fā)明內(nèi)容

因此，本發(fā)明是一種消隱基元（blanking?primitive）屏蔽電路，其檢測(cè)和抑制（suppress）從被測(cè)設(shè)備接收的串行數(shù)據(jù)中的消隱基元。該消隱基元屏蔽電路與具有輸入電路的位誤差檢測(cè)電路相關(guān)聯(lián)。輸入電路將具有消隱基元的串行數(shù)據(jù)轉(zhuǎn)換成具有消隱基元的并行數(shù)據(jù)且向檢測(cè)器提供并行數(shù)據(jù)。該并行數(shù)據(jù)還耦合到延遲電路，該延遲電路向模式檢測(cè)器和比較器輸出經(jīng)延遲的并行數(shù)據(jù)。模式檢測(cè)器接收所選數(shù)據(jù)模式且響應(yīng)于在經(jīng)延遲的并行數(shù)據(jù)中的所選數(shù)據(jù)模式的檢測(cè)而生成同步信號(hào)和表示經(jīng)延遲的并行數(shù)據(jù)與所選數(shù)據(jù)模式之間的相位差的相位同步信號(hào)。該同步信號(hào)被提供到存儲(chǔ)器，該存儲(chǔ)器存儲(chǔ)參考數(shù)據(jù)且包括生成存儲(chǔ)器地址以輸出參考數(shù)據(jù)的存儲(chǔ)器控制器。相位同步信號(hào)被提供到檢測(cè)器和比較器。檢測(cè)器響應(yīng)于并行數(shù)據(jù)中的消隱基元的檢測(cè)而生成動(dòng)態(tài)消隱信號(hào)形式的第一輸出信號(hào)。檢測(cè)器生成第二輸出信號(hào)，其耦合到存儲(chǔ)器控制器以用于抑制在消隱基元出現(xiàn)期間從存儲(chǔ)器控制器生成存儲(chǔ)器地址。當(dāng)不存在來(lái)自檢測(cè)器的第一輸出信號(hào)時(shí)比較器從存儲(chǔ)器接收參考數(shù)據(jù)且將該參考數(shù)據(jù)與經(jīng)延遲的并行數(shù)據(jù)進(jìn)行比較以生成位誤差輸出，并且當(dāng)存在第一輸出信號(hào)時(shí)抑制位誤差輸出的生成。

該消隱基元屏蔽電路可以包括計(jì)數(shù)器，其被耦合以接收來(lái)自檢測(cè)器的第一輸出信號(hào)以及用于根據(jù)連續(xù)消隱基元期間的時(shí)鐘數(shù)目生成連續(xù)消隱基元的計(jì)數(shù)的時(shí)鐘信號(hào)。計(jì)數(shù)器的輸出可以耦合到寄存器，其存儲(chǔ)連續(xù)消隱基元的最大計(jì)數(shù)。時(shí)鐘可以是嵌入在由輸入電路接收的串行數(shù)據(jù)中的時(shí)鐘，其中輸入電路恢復(fù)嵌入的時(shí)鐘且生成具有所選并行位數(shù)目的并行數(shù)據(jù)，其中恢復(fù)的時(shí)鐘除以等于所選并行位數(shù)目的值以生成時(shí)鐘信號(hào)。

當(dāng)對(duì)應(yīng)于經(jīng)延遲的數(shù)據(jù)的位的參考數(shù)據(jù)的位失配且不存在來(lái)自檢測(cè)器的第一輸出信號(hào)時(shí)，比較器中的邏輯電路生成位誤差輸出。該比較器還具有邏輯電路，其在對(duì)應(yīng)于經(jīng)延遲的數(shù)據(jù)的位的參考數(shù)據(jù)的位失配且存在來(lái)自檢測(cè)器的第一輸出信號(hào)時(shí)抑制位誤差輸出。該比較器還可以包括用于接收位誤差輸出且生成誤差信號(hào)的電路，諸如與非門（NAND?gate）。

誤差計(jì)數(shù)器優(yōu)選地耦合到比較器以接收位誤差輸出且可以包括用于生成誤差信號(hào)的電路。該電路可以是從比較器接收位誤差輸出的與非門。

當(dāng)結(jié)合所附權(quán)利要求和附圖閱讀時(shí)，從下面的詳細(xì)描述本發(fā)明的目的、優(yōu)點(diǎn)和新穎特征將變得顯而易見(jiàn)。

附圖說(shuō)明

圖1說(shuō)明在生成消隱基元中使用的數(shù)字重定時(shí)環(huán)回模式配置。

圖2是根據(jù)本發(fā)明的結(jié)合了消隱基元屏蔽電路的數(shù)字示波器的框圖。

圖3是根據(jù)本發(fā)明的具有消隱基元屏蔽電路的逐位（bit-by-bit）誤差檢測(cè)電路的框圖。

圖4是與根據(jù)本發(fā)明的消隱基元屏蔽電路一起使用的模式檢測(cè)器的簡(jiǎn)化圖。

圖5是示出在根據(jù)本發(fā)明的消隱基元屏蔽電路中使用的經(jīng)延遲的40位D字（40-bit?D-word）模式序列的表格。

圖6是示出添加有在根據(jù)本發(fā)明的消隱基元屏蔽電路中使用的消隱基元的40位D字模式序列的表格。

圖7是示出在根據(jù)本發(fā)明的消隱基元屏蔽電路中使用的比較器的內(nèi)部組件的框圖。

圖8示出在根據(jù)本發(fā)明的消隱基元屏蔽電路中使用的較大比較器的內(nèi)部比較器的更詳細(xì)的表示。

具體實(shí)施方式