[發明專利]限制競爭RAM鎖存器

無效

• 申請號: 201010592867.2
• 申請日: 2010-12-08
• 公開（公告）號: CN102055463A
• 公開（公告）日: 2011-05-11
• 發明（設計）人: 李夏禹
• 申請（專利權）人: 北京大學
• 主分類號: H03K19/0944
• 分類號: H03K19/0944
• 代理公司: 北京路浩知識產權代理有限公司 11002
• 代理人: 王瑩

技術領域

本發明涉及集成電路技術領域，特別涉及一種限制競爭RAM鎖存器。

背景技術

鎖存器和觸發器作為同步數字電路的基本模塊，在很大程度上決定了電路的速度和功耗[1]。隨著時鐘頻率的增加，觸發器以及鎖存器的時延必須減小以滿足總體時鐘周期的要求。因此，高速高性能而且低功耗的時序邏輯器件設計成了當前的研究熱點。在數字VLSI(Very?Large?Scale?Integrated?circuits，超大規模集成電路)中，減少能量消耗是低功耗設計的直接目的，其中高頻率0和1之間的轉換引起的動態功耗是主要的功耗源。由時序單元(觸發器和鎖存器)組成的時鐘網絡是大規模集成電路系統中主要的能量消耗源。在典型的集成電路設計中，大約30％到60％的能量消耗在時鐘網絡中[2].通過減少觸發器的能量消耗可以直接減少整個系統的能量消耗，同時隨著觸發器性能的提升還可以減少時鐘網絡的分布，提高整個系統的性能[3]。因此，鎖存器和觸發器的合理設計對整個系統的速度和功耗有著重要的影響。

鎖存器是電平敏感的時序單元電路，在時鐘的有效電平期間傳輸數據，在時鐘無效電平器件保持數據，時鐘沿敏感的觸發器可以由兩級主從結構鎖存器組成。鎖存器電路包括基于交叉耦合反相器的靜態結構和基于存儲電荷的動態結構，動態鎖存器具有結構簡單速度快等優點，但是由于工作過程中動態結點可能懸浮，因此容易受到噪聲干擾，特別是作為觸發器中的從鎖存器存在可靠性問題。

基于傳輸門(TG)的靜態鎖存器是一種應用廣泛的結構，如圖1所示，該電路結構簡單，但是TG鎖存器需要同時用到時鐘信號ck以及時鐘的反相信號這樣，如果ck和之間有時鐘交疊，則可能造成傳輸門誤導通，嚴重時甚至引起邏輯錯誤。

如圖2所示，RAM(Random?Access?Memory，隨機存取存儲器)型鎖存器是靜態DCVS(Differential?Cascode?Voltage?Switch，互補共源共柵電壓開關)鎖存器，具有互補的輸出。RAM型鎖存器的時鐘負載管可以合并，如圖3所示。合并時鐘負載管之后的RAM型鎖存器被稱為SSTCL(Static?Single-Transistor-Clocked?Latch，靜態單時鐘負載管鎖存器)[1]。可以看到這種鎖存器只使用單相時鐘，避免了時鐘交疊問題，并且時鐘負載只有一個NMOS管(N溝道金屬氧化物半導體管)，具有速度快，功耗低的優點。但是，SSTCL電路工作過程中存在競爭，以n型鎖存器為例，如圖3(a)中所示，當Q為低，QB為高時，若D為高，則CLK為高后，MN1、MN2和MP4都導通，此時VDD和GND之間存在通路，引起短路功耗。所以，這就要求MP4和MP5的尺寸很小，以使PMOS的等效電阻小于NMOS等效電阻，才能保證輸入信號的正確并節省能量，這類似于SRAM單元中的情況。另一方面，PMOS(P溝道金屬氧化物半導體)器件對Q或者QB結點充電電流直接影響鎖存器的速度，例如考慮從Q端輸出時：當D為低，CLK為高的時候，此時需要MN7先對Q結點放電，然后通過MP4對QB端充電，最終才能使Q端輸出變低。因此要縮短Q端的下降延遲時間就必須增大MP4(對應QB端為MP5)管的尺寸，提高充電速度。這樣就導致了MP4和MP5器件尺寸比例的矛盾。

SRIDL(Static?Ratio-Insensitive?Differential?Latch，靜態非比例敏感互補鎖存器)[1][4]是一種改進的SSTCL結構。以n型鎖存器為例，電路結構如圖4(a)所示，在SSTCL的基礎上增加了3個PMOS管MP8、MP9和MP10，MP8/MP9可以阻斷MN1和MN2/MN3下拉過程的短路電流，這樣就解決了結點QB處的競爭短路問題；另一方面，由于沒有了短路電流，MP8和MP4都可以取比較大的尺寸，從而能夠加快對QB端的充電速度，進而降低了Q端的下降時間。這樣也就避免了圖2結構中的器件尺寸比例矛盾。MP10管的作用是在CLK為低時，使得鎖存器能夠形成兩個反相器鎖存的結構，從而正確的鎖存數據。但是從圖中我們看到同SSTCL結構相比，SRIDL的時鐘負載管增加了一個PMOS，時鐘負載增加，此外，該結構通過2個串聯的PMOS器件對結點Q和QB充電，等效電阻較大，影響電路速度。

上面提到的參考文獻如下：

[1]Jiren?Yuan?and?ChristerSvensson。New?Single-Clock?CMOS?Latches?and?Flip-Flops?with?Improved?Speed?and?Power?Savings。IEEE，2007.