[發明專利]用于集成電路的襯底及其形成方法

無效

• 申請號: 201010574562.9
• 申請日: 2010-11-30
• 公開（公告）號: CN102479742A
• 公開（公告）日: 2012-05-30
• 發明（設計）人: 鐘匯才;梁擎擎;尹海洲;駱志炯
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L21/02;H01L29/06
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 李娜;王洪斌

1.一種制造襯底的方法，該方法包括如下步驟：

在體硅材料上形成硬掩膜層；

蝕刻該硬掩膜層以及該體硅材料以形成至少一個溝槽的第一部分，該第一部分用于實現淺溝槽隔離；

在所述溝槽的側壁上形成電介質膜；

進一步蝕刻所述體硅材料，使得所述溝槽加深從而形成所述溝槽的第二部分；

完全氧化或氮化所述溝槽的第二部分之間以及所述溝槽的第二部分與所述體硅材料的外側之間的所述體硅材料的部分；

在所述溝槽的第一及第二部分中填充介電材料；以及

除去所述硬掩膜層。

2.根據權利要求1的方法，其中在體硅材料上形成硬掩膜層之前，在體硅材料上形成另一半導體層，并且蝕刻該硬掩膜層以及該體硅材料以形成至少一個溝槽的第一部分還包括蝕刻所述另一半導體層。

3.根據權利要求1的方法，其中所述另一半導體層由SiGe、GaAs、GaAlN、GaN、SiC或III-V族三元混晶半導體形成。

4.根據權利要求1或2的方法，其中在所述溝槽的側壁上形成電介質膜的步驟包括如下步驟：

在所述硬掩膜層、所述溝槽的側壁以及所述溝槽的底部共形地形成電介質膜；以及

蝕刻所述電介質膜，使得僅在所述溝槽的側壁上保留所述電介質膜。

5.根據權利要求1或2的方法，其中在所述溝槽的第一及第二部分中填充介電材料之前除去在所述溝槽的側壁上形成的電介質膜。

6.根據權利要求1或2的方法，使用選擇性濕法化學蝕刻來形成溝槽的所述第二部分，使得該第二部分的側壁具有∑形狀。

7.根據權利要求1或2的方法，其中所述第一部分的深度為10-1000nm，且所述第二部分的深度為10-100nm。

8.一種制造襯底的方法，該方法包括如下步驟：

在形成了半導體層的體硅材料上形成硬掩膜層，該半導體層是SiGe、GaAs、GaAlN、GaN、SiC或III-V族三元混晶半導體層；

蝕刻該硬掩膜層以及該半導體層以形成至少一個溝槽的第一部分，該第一部分貫穿所述半導體層并且用于實現淺溝槽隔離；

在所述溝槽的側壁上形成電介質膜；

進一步蝕刻所述體硅材料，使得所述溝槽加深從而形成所述溝槽的第二部分；

完全氧化或氮化所述溝槽的第二部分之間以及所述溝槽的第二部分與所述體硅材料的外側之間的所述體硅材料的部分；

在所述溝槽的第一及第二部分中填充介電材料；以及

除去所述硬掩膜層。

9.一種制造襯底的方法，該方法包括：

在體半導體材料上形成硬掩膜層；

蝕刻該硬掩膜層以及該體半導體材料以形成至少一個溝槽的第一部分，該第一部分用于實現淺溝槽隔離；

在所述溝槽的側壁上形成電介質膜；

進一步蝕刻所述體硅材料，使得所述溝槽加深從而形成所述溝槽的第二部分；

完全絕緣化所述第二部分之間以及所述第二部分與所述體半導體材料的外側之間的所述體半導體材料的部分；

在所述溝槽的第一及第二部分中填充介電材料；以及

除去所述硬掩膜層。

10.一種襯底，包括：

體半導體材料襯底；

位于該體半導體材料襯底上的電介質層；

位于所述電介質層上的半導體層，所述半導體層與所述體半導體材料襯底由相同的材料形成；

至少一個溝槽，所述至少一個溝槽中的每一個具有第一部分和第二部分，所述第一部分位于所述半導體層中用于形成淺溝槽隔離，所述第二部分位于所述電介質層中并且貫穿所述電介質層，

其中所述電介質層是通過氧化或氮化所述體半導體材料襯底的一部分而形成的；并且

所述溝槽的第一部分和第二部分中填充有同樣的電介質材料，該電介質材料不同于所述電介質層的電介質材料。

11.根據權利要求9所述的襯底，其中所述半導體層與所述體半導體材料均由硅形成，所述電介質層由氧化硅或氮化硅形成，且所述電介質材料是氧化硅、氮化硅、應力氮化硅或其組合。