[發明專利]一種準循環低密度奇偶校驗碼的通用快速譯碼協處理器

有效

• 申請號: 201010573814.6
• 申請日: 2010-11-30
• 公開（公告）號: CN102480336A
• 公開（公告）日: 2012-05-30
• 發明（設計）人: 管武;李婧;梁利平
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H04L1/00
• 分類號: H04L1/00
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 周國城

技術領域

本發明涉及信道編解碼技術領域，尤其涉及一種準循環低密度校驗矩陣碼的通用快速譯碼協處理器。

背景技術

信道編碼技術作為保證通信系統可靠傳輸的基本技術，在近十年來得到了飛速發展，以Turbo碼、低密度奇偶校驗碼(LDPC碼)為代表的一大批性能能夠逼近理論極限的信道編碼相繼被發現并得到深入研究，其中LDPC碼在近幾年尤其得到了關注，在各項通信標準的制定中，它被廣泛認為能夠取代Turbo碼，成為下一代通信系統的主要信道編碼方案。

LDPC碼以其接近香農極限的優異性能和可并行解碼的譯碼結構，得到了廣泛青睞，成為第二代數字電視廣播(DVB-S2)、移動多媒體廣播(CMMB)和數字電視地面廣播(DTMB)等通信標準的選用信道編碼，且在通信領域得到越來越廣泛應用。

這些標準中，準循環LDPC碼(Quasi-cyclic?LDPC，QC-LDPC碼)以其逼近香農限的解碼門限和并行的譯碼結構，成為目前最受青睞的信源壓縮編碼之一。QC-LDPC碼校驗矩陣H具有以下結構：

其中，I(q_i，j)(0≤i＜m，0≤j＜n)為p×p的循環移位矩陣或全零矩陣。循環移位矩陣I(q_i，j)由單位矩陣I中的所有元素循環右移q_i，j(0≤q_i，j＜p)位構成。這種低密度的準循環校驗矩陣，使得信道編碼擁有較好的準循環結構，易于硬件實現。

為了適應未來通信系統的通用的要求，設計一種同時適用于LDPC碼譯碼的譯碼器成為研究和實現的一個熱點。由于QC-LDPC碼的標準結構，使得各種不同的QC-LDPC碼可以用通用的譯碼器進行譯碼。這種譯碼器具有簡單的譯碼結構，可以實現高速率且低資源消耗的通用譯碼，使得QC-LDPC的通用應用得到了長足的發展。

然而，傳統的通用譯碼器存在兩個問題：一是存儲資源的配置比較分散，需要多個獨立的存儲模塊來支撐譯碼運算；二是譯碼過程中和運算(VNU)與積運算(CNU)交替進行，和積運算單元交替處于空閑狀態，譯碼效率不高。

發明內容

(一)要解決的技術問題

為了克服現有技術的不足，本發明提供了一種準循環低密度奇偶校驗碼的通用快速譯碼協處理器，使其可以僅用一塊存儲資源實現通用譯碼，且譯碼中和運算與積運算同時進行。

(二)技術方案

為達到上述目的，本發明提供了一種準循環低密度奇偶校驗碼的通用快速譯碼協處理器，該協處理器包括：

輸入單元，用于接收輸入的信道信息，并經過串并變換，將p個信道信息合成一個位寬較大的數據傳送給RAM輸入控制器，同時提供輸入地址；在輸入完成時，向譯碼地址生成單元提供輸入完成指示信號；

配置單元，用于根據外部的配置地址和配置數據信號實現譯碼校驗矩陣信息的配置；

譯碼地址生成單元，用于在輸入完成指示信號的啟動下，根據配置單元的信息生成和積運算的運算地址，并給出當前配置信息；

輸出單元，用于接收到譯碼地址生成單元提供的運算完成指示信號后，向RAM輸出控制器發送讀出地址，并將讀出的p路碼字譯碼結果數據串行輸出；

RAM輸入控制器，用于在信道信息輸入時選擇信道信息地址和信道信息數據，否則選擇運算出地址和運算出數據，作為RAM的輸入地址和輸入數據輸入給RAM；

單塊寬口存儲單元，用于存儲譯碼的和信息Λ_{j_k}與外信息R_{j_k}，由RAM輸入控制器提供輸入地址和數據，由RAM輸出控制器提供輸出地址，并將輸出數據返回給RAM輸出控制器；

RAM輸出控制器，用于在譯碼結構輸出時選擇譯碼結果地址和譯碼結果數據，否則選擇運算入地址和運算入數據，作為RAM的輸出地址和輸出數據信號與RAM相連接，譯碼結果數據即為和信息的符號；

運算輸出控制單元，用于根據運算地址，將輸入和信息Λ_{j_k}與外信息R_{i_k}合并為一路數據，供給RAM輸入控制器；

并行運算組單元，用于根據運算輸入控制單元輸入的和信息Λ_{j_k}與外信息R_{i_k}，實現p路并行和積運算，并將更新的和信息Λ_{j_k}與外信息R_{i_k}輸出給運算輸出控制單元；同時，傳遞運算地址和配置信息給運算輸出控制單元；