[發明專利]一種準循環低密度奇偶校驗碼的通用快速譯碼協處理器

有效

• 申請號: 201010573814.6
• 申請日: 2010-11-30
• 公開（公告）號: CN102480336A
• 公開（公告）日: 2012-05-30
• 發明（設計）人: 管武;李婧;梁利平
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H04L1/00
• 分類號: H04L1/00
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 周國城

1.一種準循環低密度奇偶校驗碼的通用快速譯碼協處理器，其特征在于，該協處理器包括：

輸入單元，用于接收輸入的信道信息，并經過串并變換，將p個信道信息合成一個位寬較大的數據傳送給RAM輸入控制器，同時提供輸入地址；在輸入完成時，向譯碼地址生成單元提供輸入完成指示信號；

配置單元，用于根據外部的配置地址和配置數據信號實現譯碼校驗矩陣信息的配置；

譯碼地址生成單元，用于在輸入完成指示信號的啟動下，根據配置單元的信息生成和積運算的運算地址，并給出當前配置信息；

輸出單元，用于接收到譯碼地址生成單元提供的運算完成指示信號后，向RAM輸出控制器發送讀出地址，并將讀出的p路碼字譯碼結果數據串行輸出；

RAM輸入控制器，用于在信道信息輸入時選擇信道信息地址和信道信息數據，否則選擇運算出地址和運算出數據，作為RAM的輸入地址和輸入數據輸入給RAM；

單塊寬口存儲單元，用于存儲譯碼的和信息Λ_{j_k}與外信息R_{i_k}，由RAM輸入控制器提供輸入地址和數據，由RAM輸出控制器提供輸出地址，并將輸出數據返回給RAM輸出控制器；

RAM輸出控制器，用于在譯碼結果輸出時選擇譯碼結果地址和譯碼結果數據，否則選擇運算入地址和運算入數據，作為RAM的輸出地址和輸出數據信號與RAM相連接，譯碼結果數據即為和信息的符號；

運算輸出控制單元，用于根據運算地址，將輸入和信息Λ_{j_k}與外信息R_{i_k}合并為一路數據，供給RAM輸入控制器；

并行運算組單元，用于根據運算輸入控制單元輸入的和信息Λ_{j_k}與外信息R_{i_k}，實現p路并行和積運算，并將更新的和信息Λ_{j_k}與外信息R_{i_k}輸出給運算輸出控制單元；同時，傳遞運算地址和配置信息給運算輸出控制單元；

運算輸入控制單元，用于根據運算入地址，將運算入數據拆分為和信息Λ_{j_k}與外信息R_{i_k}，供給運算單元；并傳遞運算地址和配置信息給運算單元。

2.根據權利要求1所述的準循環低密度奇偶校驗碼的通用快速譯碼協處理器，其特征在于，所述配置單元在實現譯碼校驗矩陣信息的配置時，配置內容包含準循環矩陣的每一行塊的有效循環塊的數目、每一個循環塊的偏移量及該循環塊的位置。

3.根據權利要求1所述的準循環低密度奇偶校驗碼的通用快速譯碼協處理器，其特征在于，所述單塊寬口存儲單元存儲譯碼的和信息Λ_{j_k}與外信息R_{i_k}分別表示校驗陣的第j個列塊的第k個和信息與校驗陣的第i個行塊的第k個外信息，單塊寬口存儲單元中的每一個數據為p個和信息Λ_{j_k}與外信息R_{i_k}的組合，和信息Λ_{j_k}初始化為信道信息，外信息R_{i_k}初始化為0。

4.根據權利要求1所述的準循環低密度奇偶校驗碼的通用快速譯碼協處理器，其特征在于，所述單塊寬口存儲單元存儲譯碼的和信息Λ_{j_k}與外信息R_{i_k}，在實際譯碼時，對于特定的第i行塊第j個列塊的第k行的外信息R_{i，j_k}，這一行中的所有R_{i，j_k}(0≤j＜N)，僅包含一個最小值m₁、次最小值m₂、各自的符號s_d(0≤d＜d_jc，d_jc表示第j行的非0塊的個數)，因此R_{i，j_k}(0≤j＜N)這一行的外信息可以壓縮存儲為R_{i_k}＝[m₁，m₂，index，s₁，s₁，...，s_djc]；由于處理器是p行并行處理的，所以R_{i_0}～R_{i_p-1}應該存儲在一起，以便它們可以同時被讀出；對于和信息Λ_{j_k}，其Λ_{j_0}～Λ_{j_p-1}也存儲在一起，以便p行的并行處理。