[發明專利]LDMOS器件及其制造方法

無效

• 申請號: 201010552466.4
• 申請日: 2010-11-19
• 公開（公告）號: CN102468335A
• 公開（公告）日: 2012-05-23
• 發明（設計）人: 王樂
• 申請（專利權）人: 無錫華潤上華半導體有限公司;無錫華潤上華科技有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 常亮;李辰

技術領域

本發明涉及半導體制造技術領域，更具體地說，涉及一種LDMOS器件及其制造方法。

背景技術

隨著半導體技術的不斷發展，LDMOS(橫向雙擴散金屬氧化物半導體場效應管，Lateral?Double-diffuse?MOS)器件的應用也日益廣泛，同時對LDMOS器件的性能提出了更高的要求，在保證高擊穿電壓的同時要盡量降低器件的功耗，成為越來越被關注的問題。

現有的LDMOS器件的制造方法如圖1-圖3所示，包括以下步驟：

步驟1：參加圖1，提供基底，所述基底包括外延層101和位于外延層上的場氧化層102(Field?Oxide，FOX)，所述場氧化層102采用局部硅氧化法形成(local?oxidation?of?silicon，LOCOS)，以N型外延為例進行說明；

步驟2：參見圖2，在所述外延層101表面內形成阱區103(P阱)，在所述外延層101上和所述場氧化層102上淀積多晶硅，形成柵區104；

步驟3：參見圖3，在阱區103表面內形成源區105(N型摻雜)，在外延層101表面內形成漏區106(N型摻雜)。

現有技術中的LDMOS器件的剖面圖如圖3所示，漏區106到源區105之間存在漂移區，載流子漂移方向如圖3中箭頭所示。

由LDMOS器件自身結構決定，LDMOS器件具有良好的短溝道特性，一般工作在飽和區，即工作電流基本保持不變，因此，LDMOS器件功耗的多少主要取決于器件本身的導通電阻的大小，降低器件的導通電阻有利于減小功耗，但對于功率MOS器件來說，提高擊穿電壓與降低導通電阻是相互矛盾的，若要提高擊穿電壓，導通電阻就會變大；若要降低導通電阻，就不能滿足高擊穿電壓的要求。

發明內容

本發明實施例提供了一種LDMOS器件及其制造方法，在保證高擊穿電壓的基礎上，較現有的LDMOS器件，進一步減小了導通電阻，進而降低了器件的功耗。

為實現上述目的，本發明實施例提供了如下技術方案：

一種LDMOS器件，包括：

基底，所述基底包括外延層和位于所述外延層表面內的阱區；

位于所述阱區內的源區，位于所述外延層內的漏區；

位于所述外延層表面內，與所述外延層摻雜狀態不同的第一區和第二區，所述第一區和第二區設置于所述源區與漏區之間的漂移區內，且所述第一區和第二區的摻雜狀態不同；

位于所述第一區和第二區上方的場氧化層；

位于所述阱區和所述場氧化層上的柵區。

優選的，所述第一區和第二區的排列方式為，在所述基底的平面內，垂直于漂移方向排列。

優選的，所述第一區和第二區的導電類型相反。

優選的，所述第二區和所述外延層的導電類型相同，且所述第二區的摻雜濃度大于所述外延層的摻雜濃度。

優選的，所述第一區和第二區的摻雜濃度基本相同。6、根據權利要求5所述的LDMOS器件，其特征在于，所述第一區和第二區的深度相同。

優選的，所述第一區為P型摻雜，所述第二區為N型摻雜，且所述第一區的長度小于第二區。

優選的，所述第一區和第二區的形成方法為，采用選擇性外延生長的工藝先后形成所述第一區和第二區。

優選的，所述第一區和第二區的形成方法為，采用離子注入的方法先后形成所述第一區和第二區。

本發明實施例還公開了一種LDMOS器件的制造方法，包括：

提供基底，所述基底包括外延層和位于所述外延層表面內的阱區；

在所述外延層表面內形成第一區和第二區，所述第一區和第二區的摻雜狀態不同；

在所述第一區和第二區上方的外延層上形成場氧化層；

在所述阱區和所述場氧化層上形成柵區，在所述阱區內形成源區，在所述外延層內形成漏區，所述第一區和第二區位于所述源區與漏區之間的漂移區內。

與現有技術相比，上述技術方案具有以下優點：