[發明專利]集成電路結構與其形成方法

無效

• 申請號: 201010537288.8
• 申請日: 2010-11-08
• 公開（公告）號: CN102263083A
• 公開（公告）日: 2011-11-30
• 發明（設計）人: 黃震麟;楊景峰;陳啟平;陳殿豪;米玉杰
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L23/528;H01L21/768
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 陳紅

技術領域

本發明是有關于一種集成電路的形成方法，且特別是有關于一種形成局部氣隙以提供集成電路中的內連線絕緣的結構與方法。

背景技術

隨著集成電路密度增加，其相鄰單元之間的電容耦合也隨之增加，這會進一步增加寄生電容，并降低集成電路的組件速度及整體效能。

在后段線路的內連線中，需要降低電阻電容延遲(RC?delay)以改善組件效能。在內連線之間采用氣隙的作法可有效降低等效介電常數(keff)。目前有多種方法可形成氣隙，但每一種都會增加成本且難以完成。更明確的說，每一種已知方法都需要額外的次微影圖案化步驟，額外的共聚物圖案化步驟、及/或非順應性的金屬間層沉積。

發明內容

本發明的目的在于提供一種集成電路結構及其形成方法。

本發明一實施方式提供一種集成電路結構。相鄰的兩個內連線結構形成于基板上。多個蓋層對準并形成于每一內連線結構上。多個側壁物形成于每一內連線結構的側壁上，且氣隙形成于內連線結構之間。介電層位于基板上以覆蓋蓋層與氣隙。

本發明另一實施方式亦提供一種集成電路結構。兩個金屬內連線形成于半導體基板上。多個蓋層直接形成于每一金屬內連線上。多個側壁物形成于每一金屬內連線的側壁上，且氣隙形成于金屬內連線之間。多個襯墊間隔物分別位于各個側壁物上，并橫向接觸蓋層之一。介電層位于半導體基板上以覆蓋蓋層與氣隙。

本發明另一實施方式還提供一種集成電路結構的形成方法。進行選擇性成長工藝以于每個金屬結構上分別形成蓋層，且金屬結構是位于基板上的介電層中。沉積襯墊層于基板與蓋層上。干蝕刻基板以移除大部分的介電層，形成側壁物于每一金屬結構的側壁上，并形成氣隙于金屬結構之間。沉積低介電常數的介電材料于基板上，以覆蓋蓋層與氣隙。

本發明一方面提供一種集成電路結構，包括：兩個金屬內連線，位于一半導體基板上；多個金屬蓋層，直接形成于每一該些金屬內連線上；多個介電側壁物，位于每一該些金屬內連線的側壁上，且多個氣隙分別位于該些介電側壁物之間；多個襯墊間隔物，每一該些襯墊間隔物分別位于每一該些介電側壁物之上，并橫向接觸該些金屬蓋層之一；以及一介電層，位于該半導體基板上，以覆蓋該些金屬蓋層與該氣隙。

上述的集成電路結構，其中該些金屬蓋層為銅、鎳、鉑、金、錫銀銅合金、錫銀合金、鈦、氮化鈦、鉭、氮化鉭、磷化鈷鎢或釕。

上述的集成電路結構，其中該些襯墊間隔物的材質為碳氧化硅、氮化硅、氮氧化硅或其組合。

上述的集成電路結構，其中該些介電側壁物的材質包括氧化硅，且該些金屬內連線的材質包括銅。

本發明另一方面提供一種集成電路結構的形成方法，包括：進行選擇性成長工藝，以形成多個金屬蓋層分別于多個金屬結構上，且該些金屬結構形成于一基板上的一介電層中；沉積一襯墊層于該基板與該些金屬蓋層上；干蝕刻該襯墊層與該介電層，以移除大部分的該介電層，同時形成多個襯墊側壁物分別于每一該些金屬蓋層的側壁上以及形成多個介電側壁物分別于每一該些金屬結構的側壁上，以形成多個氣隙分別于相鄰的該些介電側壁物之間；以及沉積具有低介電常數的低介電材料層于該基板上，以覆蓋該些金屬蓋層與該氣隙。

上述的集成電路結構的形成方法，其中該選擇性成長工藝包括無電電鍍工藝。

上述的集成電路結構的形成方法，其中該些金屬蓋層為銅、鎳、鉑、金、錫銀銅合金、錫銀合金、鈦、氮化鈦、鉭、氮化鉭、磷化鈷鎢或釕。

上述的集成電路結構的形成方法，其中該襯墊層為碳氧化硅、氮化硅、氮氧化硅或上述的任意組合。

上述的集成電路結構的形成方法，其中還包括在沉積該低介電材料層之前，先沉積一蝕刻停止層于該基板上，以覆蓋該些金屬蓋層與該些氣隙。

上述的集成電路結構的形成方法，其中還包括：在沉積該低介電材料層之前，先以一熱分解高分子填滿該些氣隙；以及在沉積蝕刻停止層后進行一回火工藝，以分解該熱分解高分子。

本發明通過形成局部氣隙可以提供集成電路中的內連線絕緣的結構。

附圖說明

為讓本發明的上述和其它目的、特征、優點與實施例能更明顯易懂，所附附圖的說明如下：

圖1A-1E與圖2A-2F是已知技藝中，形成氣隙以提供集成電路中的內連線絕緣的工藝剖視圖；

圖3A-3E是本發明一實施方式中，形成氣隙以提供集成電路中的內連線絕緣的工藝剖視圖；

圖4是本發明一實施方式中，形成氣隙以提供集成電路中的內連線絕緣的流程圖；以及

圖5是圖3B的集成電路結構的部分剖視圖。