[發明專利]相變存儲器的制作方法

無效

• 申請號: 201010532648.5
• 申請日: 2010-11-01
• 公開（公告）號: CN102468427A
• 公開（公告）日: 2012-05-23
• 發明（設計）人: 張翼英;何其旸
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L45/00
• 分類號: H01L45/00
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體技術領域，特別涉及相變存儲器制作方法。

背景技術

相變存儲器(Phase?Change?Random?Access?Memory，PCRAM)技術是基于S.R.Ovshinsky在20世紀60年代末提出相變薄膜可以應用于相變存儲介質的構想建立起來的。作為一種新興的非易失性存儲技術，相變存儲器在讀寫速度、讀寫次數、數據保持時間、單元面積、多值實現等諸多方面對快閃存儲器都具有較大的優越性，已成為目前非易失性存儲器技術研究的焦點。

在相變存儲器中，可以通過對記錄了數據的相變層進行熱處理，來改變存儲器的值。構成相變層的相變材料會由于所施加電流的加熱效果而進入結晶狀態或非晶狀態。當相變層處于結晶狀態時，PCRAM的電阻較低，此時存儲器賦值為“0”。當相變層處于非晶狀態時，PCRAM的電阻較高，此時存儲器賦值為“1”。因此，PCRAM是利用當相變層處于結晶狀態或非晶狀態時的電阻差異來寫入/讀取數據的非易失性存儲器。

現有的相變存儲器的制作方法請參考圖1～圖6。首先，參考圖1，提供半導體襯底100，所述半導體襯底100內形成有晶體管，用于驅動后續形成的相變層。所述半導體襯底100上依次形成有第一金屬層101和第一介質層102。所述第一金屬層101用于形成環形的底部電極，將所述第一金屬層101與晶體管電連接。

然后，參考圖2，對所述第二介質層102進行刻蝕，在所述第二介質層102內形成溝槽開口。

然后，參考圖3，利用化學沉積方法，在所述溝槽開口的側壁形成側墻103。所述側墻103環繞所述溝槽開口的側壁。

接著，請參考圖4，去除所述第一介質層102。

接著，請參考圖5，以所述側墻103為掩膜，進行刻蝕工藝，去除未被所述側墻103覆蓋的第一金屬層101，形成形成底部電極104，所述底部電極104為環形。所述底部電極104用于將后續形成的相變層與晶體管電連接。

最后，請參考圖6，去除所述側墻103，在所述半導體襯底100上形成與所述底部電極104高度齊平的第二介質層105；在所述第二介質層105上形成第三介質層107，在所述第三介質層107內形成相變層107。所述相變層107與所述底部電極104電連接。

在公開號為CN?101728492A的中國專利申請中可以發現更多關于現有的相變存儲器的信息。

在實際中發現，現有技術的制作的相變存儲器的良率低，工作的可靠性低。

發明內容

本發明解決的問題是提供了一種相變存儲器的制作方法，所述方法防止了底部電極與半導體襯底剝離(peeing)的問題，提高了相變存儲器良率和可靠性。

為解決上述問題，本發明提供一種相變存儲器制作方法，包括：

提供半導體襯底，所述半導體襯底上形成有層間介質層，所述層間介質層內形成有溝槽開口，所述溝槽開口露出下方的半導體襯底；

在所述溝槽開口內形成底部電極，所述底部電極的深度小于所述層間介質層的厚度；

在所述底部電極上形成絕緣介質層，所述絕緣介質層與層間介質層具有刻蝕選擇比，所述絕緣介質層與所述層間介質層之間具有間隙，所述間隙形成接觸孔；

在所述絕緣介質層上形成相變層，所述相變層填充滿所述接觸孔。

可選地，所述在所述底部電極上形成絕緣介質層包括：

在所述半導體襯底上形成絕緣介質層，所述絕緣介質層的厚度小于所述溝槽開口的1/2，所述絕緣介質層至少覆蓋所述溝槽開口的側壁和底部電極；

在所述半導體襯底上形成掩膜介質層，所述掩膜介質層至少填充滿剩余的溝槽開口，所述絕緣介質層對掩膜介質層的刻蝕選擇比大于2；

去除位于溝槽開口以外的絕緣介質層和掩膜介質層；

以所述掩膜介質層為掩膜，沿所述溝槽開口的側壁進行刻蝕，去除位于所述溝槽側壁的絕緣介質層，在剩余的絕緣介質層與層間介質層之間具有間隙，所述間隙形成接觸孔；

去除所述掩膜介質層。

可選地，所述接觸孔為環形接觸孔，所述接觸孔環繞所述溝槽開口的側壁。

可選地，所述層間介質層的材質為氧化硅，所述絕緣介質層的材質為氮化硅、含碳氮化硅；所述掩膜介質層的材質為多晶硅或非晶碳。

可選地，所述去除位于溝槽開口以外的絕緣介質層和掩膜介質層的方法為化學機械研磨的方法。

可選地，所述掩膜介質層利用濕法刻蝕或灰化工藝去除。

可選地，所述底部電極的材質為金屬或多晶硅。