[發明專利]UMOS晶體管及其形成方法

無效

• 申請號: 201010532620.1
• 申請日: 2010-11-01
• 公開（公告）號: CN102468169A
• 公開（公告）日: 2012-05-23
• 發明（設計）人: 陳德艷;鄭大燮
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/06
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體器件及制造領域，特別涉及一種UMOS晶體管及其形成方法。

背景技術

隨著半導體技術的不斷發展，功率器件(Power?Device)作為一種新型器件，被廣泛應用于如磁盤驅動、汽車電子等領域。功率器件需要能夠承受較大的電壓、電流以及功率負載，例如輸出整流器要求能夠在輸入20V電壓而輸出大約3.3V電壓和輸入10V電壓而輸出大約1.5V電壓；并且要求能夠具有10V至50V范圍的衰竭電壓。而現有的MOS晶體管等器件無法滿足上述需求，例如肖特基二極管(Schottky?diodes)的衰竭電壓范圍大約在0.5V，因此，為了滿足應用的需要，各種功率器件成為關注的焦點。

U形溝槽金屬-氧化物-半導體場效應晶體管(UMOS，U-groove-metal-oxide-silicon?transistors)是一種常用的功率器件，其溝道的方向垂直于襯底，不但能夠提供優良的功率性能，與常規的MOS晶體管比還能夠節省大約40％的面積。

圖1示出了現有技術的一種UMOS晶體管的剖面結構示意圖。如圖1所示，包括：N⁺摻雜的半導體基底10；形成在半導體基底10上的外延層11，所述外延層11為N^-摻雜；形成在所述外延層11表面的摻雜阱12，所述摻雜阱12為P型摻雜；貫穿所述摻雜阱12的溝槽；柵介質層13，覆蓋所述溝槽的底部和側壁；柵電極14，形成在所述柵介質層13上，填滿所述溝槽；源區15和源區17，形成在所述溝槽兩側的摻雜阱12內，與所述柵介質層13相鄰，為N⁺摻雜；體區16和體區18，形成在所述摻雜阱12內，為P⁺摻雜。

圖1中包括了2個對稱的UMOS晶體管，具體的，外延層11、摻雜阱12、源區15、柵介質層13和柵電極14構成了其中一個UMOS晶體管，其中外延層11作為漏極，源區15作為源極，外延層11和源區15之間與柵介質層13相鄰的摻雜阱12的部分作為溝道區，體區16與摻雜阱12的摻雜類型相同，用作體電極；外延層11、摻雜阱12、源區17、柵介質層13和柵電極14構成了另一個UMOS晶體管，其中外延層11作為漏極，源區17作為源極，外延層11和源區17之間與柵介質層13相鄰的摻雜阱12的部分作為溝道區，體區18與摻雜阱12的摻雜類型相同，用作體電極。由于外延層11以及柵介質層13的形狀呈“U”形，因此命名為UMOS晶體管。UMOS晶體管的柵介質層13和柵電極14的結構決定了其比常規的MOS晶體管具有更高的輸入阻抗，因而可以用作功率器件。

現有技術的UMOS晶體管的柵電極14與漏極(即外延層11)之間的正對交疊(overlap)的面積較大，使得柵電極14與漏極之間的柵漏電容較大。而隨著電路頻率的不斷升高，大的柵漏電容會導致電路功耗升高。

關于UMOS晶體管的更多詳細內容，請參考專利號為6551881的美國專利。

發明內容

本發明解決的問題是提供一種UMOS晶體管及其形成方法，減小柵漏電容，降低功耗。

為解決上述問題，本發明提供了一種UMOS晶體管的形成方法，包括：

提供半導體基底，所述半導體基底上形成有外延層，所述外延層的表面形成有摻雜阱，所述摻雜阱和所述外延層的摻雜類型相反；

形成溝槽，所述溝槽貫穿所述摻雜阱，底部和側壁暴露出所述外延層；

在所述溝槽底部的外延層的表面部分中形成反型摻雜區，所述反型摻雜區與所述外延層的摻雜類型相反；

形成柵介質層，覆蓋所述溝槽的底部和側壁；

在所述柵介質層的表面形成柵電極，填滿所述溝槽；

在所述摻雜阱內形成源區，所述源區與所述柵介質層相鄰，其摻雜類型與所述摻雜阱相反。

可選的，所述在所述溝槽底部的外延層的表面部分中形成反型摻雜區包括：對所述溝槽底部的外延層進行離子注入，所述離子注入的離子類型與所述外延層的摻雜類型相反。

可選的，所述在所述溝槽底部的外延層的表面部分中形成反型摻雜區包括：對所述溝槽底部以及與底部相鄰的溝槽側壁的外延層進行離子注入，所述離子注入的離子類型與所述外延層的摻雜類型相反。

可選的，所述離子注入的注入能量為20至30KeV，注入劑量為1e13至5e13/cm²。

可選的，所述反型摻雜區的深度占所述溝槽下方的外延層的深度的10％至20％。