[發明專利]半導體裝置

無效

• 申請號: 201010530648.1
• 申請日: 2010-10-29
• 公開（公告）號: CN102148235A
• 公開（公告）日: 2011-08-10
• 發明（設計）人: 本田成人
• 申請（專利權）人: 三菱電機株式會社
• 主分類號: H01L29/40
• 分類號: H01L29/40;H01L29/06;H01L29/861
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 閆小龍;王忠忠

技術領域

本發明涉及半導體裝置，特別涉及功率半導體元件的場板(fieldplate)下的絕緣膜。

背景技術

近年來，在功率半導體元件中，根據應用設備的大型化、大容量化的傾向，具有高擊穿電壓、大電流特性的必要性提高。對于功率半導體元件來說，特別是為了流過非常大的電流并且降低導通狀態下的電損耗，要求較低的飽和電壓。此外，要求在成為截止狀態時或者在開關被關斷的瞬間，能夠耐受在功率用元件的兩端所施加的反方向高電壓的特性即高擊穿電壓特性。

半導體元件的擊穿電壓由pn結的耗盡區決定。這是因為，施加到pn結上的電壓的大部分被施加在耗盡區。該擊穿電壓受耗盡區的曲率的影響是公知的。即，在平面結(planar?junction)中，由于與平坦部相比電場集中在曲率部的電場密集效應，與平面結相比，電場集中在曲率大的邊緣部。因此，容易從邊緣部發生雪崩擊穿，耗盡區整體的擊穿電壓降低。

例如，作為改善耗盡區的曲率而使擊穿電壓增加的方法，公知有在平面結的邊緣部形成場板(field?plate)的方法(非專利文獻1)。

形成場板的該方法是使表面電位變化來控制耗盡層的曲率的方法，從襯底面延伸的耗盡層的形狀利用對場板所施加的電壓進行調節。場板形成在半導體襯底的絕緣膜上，為了使擊穿電壓增加，通常需要增厚該絕緣膜的膜厚。因此，伴隨高擊穿電壓化，場板下的絕緣膜厚膜化。即，制造半導體元件時的半導體襯底和絕緣膜的臺階差隨著高擊穿電壓化的發展而變大(專利文獻1、2)。

專利文獻1：JP特開平10-335631號公報

專利文獻2：JP特開平8-306937號公報

非專利文獻1：B.J.Baliga著，《パワ一セミコンダクタデバイス(powersemiconductor?devices)》，1996年，p.100～102

在場板下的絕緣膜的厚度較薄的情況下，在場板端部發生雪崩，元件耐壓變低，因此需要增厚場板下的絕緣膜的厚度。但是，由于該場板下的絕緣膜成為晶片工藝時的臺階差，所以，在絕緣膜的厚度變厚的情況下，在制造半導體制造裝置時，引起在涂敷抗蝕劑時產生涂敷不均或在照相制版時聚焦裕度(focus?margin)降低等很多問題。

發明內容

本發明是為了解決上述問題而提出的，其目的在于提供一種半導體裝置，保持元件耐壓并且使晶片工藝時的臺階差降低，抑制涂敷抗蝕劑時發生涂敷不均或照相制版時的聚焦裕度降低等問題的產生。

本發明的半導體裝置具備在第一導電型的半導體襯底上選擇性地形成的無機氧化膜和在所述半導體襯底上夾持所述無機氧化膜所形成的電極層，所述無機氧化膜摻雜有使相對介電常數降低的元素。

根據本發明的半導體裝置，具備在第一導電型的半導體襯底上選擇性地形成的無機氧化膜和在所述半導體襯底上夾持所述無機氧化膜所形成的電極層，所述無機氧化膜摻雜有使相對介電常數降低的元素，由此，能夠以較薄的氧化膜保持元件耐壓，使晶片工藝時的臺階差降低，抑制涂敷抗蝕劑時發生涂敷不均或照相制版時的聚焦裕度降低等問題的產生。

附圖說明

圖1是實施方式1的半導體裝置的剖面圖。

圖2是表示實施方式1的半導體裝置的電場分布模擬結果的圖。

圖3是表示實施方式1的半導體裝置的電場分布模擬結果的圖。

圖4是表示實施方式1的半導體裝置的電場分布模擬結果的圖。

圖5是表示實施方式1的半導體裝置的電場分布模擬結果的圖。

圖6是表示實施方式1的半導體裝置的電場分布模擬結果的圖。

圖7是表示實施方式1的半導體裝置的電場分布模擬結果的圖。

圖8是實施方式2的半導體裝置的剖面圖。

圖9是表示實施方式2的半導體裝置的耐壓關系的模擬結果的圖。

圖10是實施方式3的半導體裝置的剖面圖。

圖11是實施方式4的半導體裝置的剖面圖。

圖12是使用了本發明的前提技術即場板結構的高耐壓半導體裝置的剖面圖。

附圖標記說明：

1?n型半導體襯底

2?p型陽極區域

3?n+溝道截斷區(channel?stopper?region)

4?場效氧化膜

5、6?陽極電極

7?陰極電極

8?耗盡層端部

9?低相對介電常數氧化膜

10?熱氧化膜

11?CVD絕緣膜

15?p-RESURF區域

具體實施方式