[發明專利]一種多Ready輸入中央處理器的實現方法有效
| 申請號: | 201010517076.3 | 申請日: | 2010-10-22 |
| 公開(公告)號: | CN101989191A | 公開(公告)日: | 2011-03-23 |
| 發明(設計)人: | 余國強;龔龍慶;段青亞;宋陽 | 申請(專利權)人: | 中國航天科技集團公司第九研究院第七七一研究所 |
| 主分類號: | G06F9/30 | 分類號: | G06F9/30 |
| 代理公司: | 西安通大專利代理有限責任公司 61200 | 代理人: | 汪人和 |
| 地址: | 710054 *** | 國省代碼: | 陜西;61 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 ready 輸入 中央處理器 實現 方法 | ||
技術領域
本發明涉及屬于集成電路中央處理器研制領域,特別涉及一種多Ready輸入中央處理器的實現方法。
背景技術
現有中央處理器,從國產到進口處理器,都未提供或只提供一路外部就緒(Ready)輸入信號以解決低速外設的訪問。如果存在多個低速外設,只能通過軟件設置內部等待或通過處理器外部組合邏輯產生一路就緒(Ready)輸入信號來解決多個外設的訪問。
如圖1所示,當CPU訪問某個低速外設時,低速外設通過設置就緒(Ready)信號來告訴CPU自己是否處于就緒狀態,如果未就緒,則CPU一直處于等待狀態直至其就緒為止,從而完成本次訪問。當有多個低速外設時,必需通過外部Ready處理邏輯形成一個就緒(Ready)輸出信號來通知CPU當前外設的就緒狀態。
上述CPU存在的弊端有:1.內部等待寄存器寬度有限,未必能夠滿足特別慢速的外設訪問需求;2.一路就緒(Ready)輸入信號只能連接一個I/O外設,限制了可接入CPU的外設數量;3.在CPU外部設立二級Ready處理單元進行多外設擴展,一方面添加了CPU的應用開銷,另一方面增添了CPU與外設的互連延遲。
發明內容
本發明提供了一種多Ready輸入中央處理器的實現方法,其將就緒(Ready)信號增加到多個,能夠同時滿足多個低速外設的直接連接,減少了外部邏輯電路的使用及時序設計,從而最終減少了CPU應用的外部開銷,擴大了外設支持數量。
本發明所采用的技術方案是:一種多Ready輸入中央處理器的實現方法,包括以下步驟:
步驟1):規劃處理器需要引入外部就緒Ready的信號數量;
步驟2):設定就緒(Ready)低輸入有效;
步驟3):將每個處于就緒狀態的信號與各自對應的片選信號相或后再相與形成一個統一的處理內部就緒信號,最后通過處理器時鐘進行同步處理后供處理器內部等待邏輯使用;
步驟4)設定處理器控制信號與外部就緒信號的時序關系;
步驟5)處理器接收到步驟3)形成的就緒信號后,判斷是采用步驟3)形成的就緒信號還是采用處理器本身的就緒信號,接著,該被選定的就需信號在處理器內部通過帶有Ready信號的CPU?io讀寫訪問狀態機進行讀寫處理。
作為本發明的優選實施例,所述步驟4)中CPU控制信號與外部就緒Ready信號時序設計由帶有Ready信號的CPU?io讀寫訪問狀態機完成;
作為本發明的優選實施例,進一步包括:步驟6)對所有就緒信號根據步驟2)設定的輸入狀態進行反向處理;
作為本發明的優選實施例,所述帶有Ready信號的CPU?io讀寫訪問狀態機包含四個狀態:“空閑”、“讀/寫訪問”、“結束訪問等待”、“訪問結束”,復位后,狀態機處于“空閑”狀態,在該狀態中使存儲器控制信號無效;如果CPU有io讀/寫請求,進入“讀/寫訪問”狀態,在該狀態中使存儲器控制信號變為有效,同時對io等待周期進行循環減’1’;當io等待周期為0且io?Ready使能信號Ready_en=’0’時進入“訪問結束”狀態;當io等待周期為0且io?Ready使能信號Ready_en=’1’時進入“結束訪問等待”狀態,該狀態中保持存儲器控制信號狀態,對Ready信號進行CPU時鐘同步,形成Ready_reg信號,如果Ready_reg為‘1’則維持該狀態;如果Ready_reg為‘0’即外部準備就緒則進入“訪問結束”狀態,該狀態中使存儲器控制信號無效,同時進入“空閑”狀態。
本發明多Ready輸入中央處理器的實現方法與現有技術比較至少具有以下優點:本發明方法采用多輸入就緒(Ready)信號中央處理器(CPU),該處理器的就緒(Ready)信號直接和多個低速外設相連,減少了三級邏輯變換,對應低速外設就緒(Ready)信號與片選信號處理電路、多個低速外設就緒(Ready)信號到一個處理器就緒(Ready)信號的轉換電路和同步電路。這三級邏輯變換電路僅需要一級可編程器件進行處理。
附圖說明
圖1是現有技術處理器與外設的連接關系圖;
圖2是本發明多Ready輸入中央處理器與外設的連接關系圖;
圖3是本發明處理器與外設的實現流程圖;
圖4是本發明就緒(Ready)信號處理圖;
圖5是本發明處理器控制信號與外部Ready信號時序關系圖;
圖6是本發明帶有Ready信號的CPU?io讀/寫訪問狀態圖。
具體實施方式
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