[發明專利]一種多Ready輸入中央處理器的實現方法

有效

• 申請號: 201010517076.3
• 申請日: 2010-10-22
• 公開（公告）號: CN101989191A
• 公開（公告）日: 2011-03-23
• 發明（設計）人: 余國強;龔龍慶;段青亞;宋陽
• 申請（專利權）人: 中國航天科技集團公司第九研究院第七七一研究所
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 汪人和

1.一種多Ready輸入中央處理器的實現方法，其特征在于：包括以下步驟：

步驟1)：規劃處理器需要引入外部就緒Ready的信號數量；

步驟2)：設定就緒(Ready)低輸入有效；

步驟3)：將每個處于就緒狀態的信號與各自對應的片選信號相或后再相與形成一個統一的處理內部就緒信號，最后通過處理器時鐘進行同步處理后供處理器內部等待邏輯使用；

步驟4)設定處理器控制信號與外部就緒信號的時序關系；

步驟5)處理器接收到步驟3)形成的就緒信號后，判斷是采用步驟3)形成的就緒信號還是采用處理器本身的就緒信號，接著，該被選定的就需信號在處理器內部通過帶有Ready信號的CPU?io讀寫訪問狀態機進行讀寫處理。

2.如權利要求1所述的多Ready輸入中央處理器的實現方法，其特征在于：所述步驟4)中CPU控制信號與外部就緒Ready信號時序設計由帶有Ready信號的CPU?io讀寫訪問狀態機完成。

3.如權利要求1所述的多Ready輸入中央處理器的實現方法，其特征在于：進一步包括：

步驟6)對所有就緒信號根據步驟2)設定的輸入狀態進行反向處理。

4.如權利要求2所述的多Ready輸入中央處理器的實現方法，其特征在于：所述帶有Ready信號的CPU?io讀寫訪問狀態機包含四個狀態：“空閑”、“讀/寫訪問”、“結束訪問等待”、“訪問結束”，復位后，狀態機處于“空閑”狀態，在該狀態中使存儲器控制信號無效；如果CPU有io讀/寫請求，進入“讀/寫訪問”狀態，在該狀態中使存儲器控制信號變為有效，同時對io等待周期進行循環減’1’；當io等待周期為0且io?Ready使能信號Ready_en＝’0’時進入“訪問結束”狀態；當io等待周期為0且io?Ready使能信號Ready_en＝’1’時進入“結束訪問等待”狀態，該狀態中保持存儲器控制信號狀態，對Ready信號進行CPU時鐘同步，形成Ready_reg信號，如果Ready_reg為‘1’則維持該狀態；如果Ready_reg為‘0’即外部準備就緒則進入“訪問結束”狀態，該狀態中使存儲器控制信號無效，同時進入“空閑”狀態。