[發(fā)明專利]雙重圖形化方法有效
| 申請(qǐng)?zhí)枺?/td> | 201010509399.8 | 申請(qǐng)日: | 2010-10-14 |
| 公開(公告)號(hào): | CN102446704A | 公開(公告)日: | 2012-05-09 |
| 發(fā)明(設(shè)計(jì))人: | 洪中山 | 申請(qǐng)(專利權(quán))人: | 中芯國(guó)際集成電路制造(上海)有限公司 |
| 主分類號(hào): | H01L21/02 | 分類號(hào): | H01L21/02;H01L21/308;H01L21/311 |
| 代理公司: | 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227 | 代理人: | 駱蘇華 |
| 地址: | 201203 *** | 國(guó)省代碼: | 上海;31 |
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| 摘要: | |||
| 搜索關(guān)鍵詞: | 雙重 圖形 方法 | ||
技術(shù)領(lǐng)域
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域,更具體地,本發(fā)明涉及一種雙重圖形化(double?patterning)方法。
背景技術(shù)
半導(dǎo)體技術(shù)在摩爾定律的驅(qū)動(dòng)下持續(xù)地朝更小的工藝節(jié)點(diǎn)邁進(jìn)。隨著半導(dǎo)體技術(shù)的不斷進(jìn)步,器件的功能不斷強(qiáng)大,但是半導(dǎo)體制造難度也與日俱增。而光刻技術(shù)是半導(dǎo)體制造工藝中最為關(guān)鍵的生產(chǎn)技術(shù),隨著半導(dǎo)體工藝節(jié)點(diǎn)進(jìn)入到65納米、45納米,甚至更低的32納米,現(xiàn)有的193nm的ArF光源光刻技術(shù)已經(jīng)無(wú)法滿足半導(dǎo)體制造的需要,超紫外光光刻技術(shù)(EUV)、多波束無(wú)掩膜技術(shù)和納米壓印技術(shù)成為下一代光刻候選技術(shù)的研究熱點(diǎn)。但是上述的下一代光刻候選技術(shù)仍然存在有不便與缺陷,亟待加以進(jìn)一步的改進(jìn)。
當(dāng)摩爾定律繼續(xù)向前延伸的腳步不可逆轉(zhuǎn)的時(shí)候,雙重圖形化技術(shù)無(wú)疑成為了業(yè)界的最佳選擇,雙重圖形化技術(shù)只需要對(duì)現(xiàn)有的光刻基礎(chǔ)設(shè)施進(jìn)行很小的改動(dòng),就可以有效地填補(bǔ)45納米到32納米甚至更小節(jié)點(diǎn)的光刻技術(shù)空白。雙重圖形化技術(shù)的原理是將一套高密度的電路圖形分解成兩套分立的、密度低一些的圖形,然后將它們制備到晶圓上。美國(guó)專利US7709396中就披露了一種雙重圖形化技術(shù),所述雙重圖形化技術(shù)的工藝流程如圖1至圖4所示,包括:
請(qǐng)參考圖1,在襯底100上形成包含有多個(gè)條狀圖形且等距排布的第一圖形層101,所述第一圖形層101各相鄰條狀圖形的間距與單個(gè)條狀圖形寬之和被定義為節(jié)距,所述條狀圖形間的區(qū)域?yàn)榈谝婚_口107。
參考圖2,之后,在所述襯底100及第一圖形層101上形成側(cè)壁層103,所述側(cè)壁層103均勻形成于第一圖形層101兩側(cè)。
接著,各向異性刻蝕所述側(cè)壁層,在第一圖形層101各條狀圖形的兩側(cè)(即第一開口107中)形成第二圖形層105,所述第二圖形層105包含有多個(gè)側(cè)壁,且每一對(duì)側(cè)壁對(duì)應(yīng)于第一圖形層103的一個(gè)條狀圖形。
接著,移除第一圖形層;這樣,原第一圖形層每一條狀圖形占據(jù)的位置即構(gòu)成了第二開口109,每一第二開口109均位于一對(duì)側(cè)壁105間。
上述工藝實(shí)施后,原先每一節(jié)距對(duì)應(yīng)的區(qū)域中包含有兩個(gè)側(cè)壁以及兩個(gè)開口(第一開口與第二開口),進(jìn)一步的,所述側(cè)壁可以作為刻蝕襯底的掩膜。這樣,即可在不更改光刻設(shè)備的條件下,將第一圖形層的節(jié)距最小值突破光刻分辨率的限制,從而有效提高芯片的集成度。
然而,所述雙重圖形化技術(shù)仍存在問(wèn)題。所述第一圖形層101對(duì)側(cè)壁的尺寸和形狀影響很大。若所述第一圖形層101厚度太小,則干法刻蝕側(cè)壁層103后形成的側(cè)壁截面呈三角形,這會(huì)影響側(cè)壁作為襯底100刻蝕掩膜的效果;而若所述第一圖形層101的厚度過(guò)大,受限于側(cè)壁層103的臺(tái)階覆蓋能力,干法刻蝕側(cè)壁層103后形成的側(cè)壁截面寬度難以準(zhǔn)確控制,這就降低了側(cè)壁作為刻蝕掩膜的準(zhǔn)確性。
發(fā)明內(nèi)容
本發(fā)明解決的問(wèn)題是提供一種雙重圖形化方法,提高圖形化的準(zhǔn)確性。
為解決上述問(wèn)題,本發(fā)明提供一種雙重圖形化方法,包括:提供襯底,所述襯底上依次形成有第一掩膜層與第二掩膜層;各向異性刻蝕所述第一掩膜層與第二掩膜層,在所述第一掩膜層與第二掩膜層中形成第一開口,所述第一開口露出襯底表面;側(cè)向部分刻蝕所述第二掩膜層,形成第二掩膜圖案,且所述第二掩膜圖案暴露出位于第二掩膜圖案兩側(cè)的第一掩膜層;以第二掩膜圖案為掩膜,刻蝕部分第一掩膜層厚度直至保留第一厚度的第一掩膜層;去除第二掩膜圖案;在襯底表面形成第三掩膜層,所述第三掩膜層部分填充開口,且第一厚度<所述第三掩膜層厚度≤第一掩膜層厚度;以所述第三掩膜層為掩膜,刻蝕第一掩膜層直至暴露出襯底;移除所述第三掩膜層。
與現(xiàn)有技術(shù)相比,本發(fā)明具有以下優(yōu)點(diǎn):作為刻蝕襯底掩膜的第一掩膜層具有矩形截面,且其厚度可以準(zhǔn)確控制,這大大提高了第一掩膜層的均勻性,在刻蝕襯底時(shí),所述均勻厚度的第一掩膜層避免了襯底刻蝕不均勻的問(wèn)題,有效提高了刻蝕效果。
附圖說(shuō)明
圖1至圖4是現(xiàn)有技術(shù)雙重圖形化方法的工藝流程。
圖5是本發(fā)明雙重圖形化方法的流程示意圖。
圖6至圖14是本發(fā)明雙重圖形化方法一個(gè)實(shí)施例各步驟中襯底的剖面示意圖。
具體實(shí)施方式
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂,下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式做詳細(xì)的說(shuō)明。
在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明,但是本發(fā)明還可以采用其他不同于在此描述的其它方式來(lái)實(shí)施,因此本發(fā)明不受下面公開的具體實(shí)施例的限制。
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- 專利分類
H01L 半導(dǎo)體器件;其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導(dǎo)體或固體器件或其部件的方法或設(shè)備
H01L21-02 .半導(dǎo)體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個(gè)器件所使用的除半導(dǎo)體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過(guò)程中的測(cè)試或測(cè)量
H01L21-67 .專門適用于在制造或處理過(guò)程中處理半導(dǎo)體或電固體器件的裝置;專門適合于在半導(dǎo)體或電固體器件或部件的制造或處理過(guò)程中處理晶片的裝置
H01L21-70 .由在一共用基片內(nèi)或其上形成的多個(gè)固態(tài)組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造
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