[發明專利]半導體器件

無效

• 申請號: 201010508402.4
• 申請日: 2010-10-15
• 公開（公告）號: CN102263552A
• 公開（公告）日: 2011-11-30
• 發明（設計）人: 李康悅
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H03L7/06
• 分類號: H03L7/06;H03L7/08
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 郭放;黃啟行

1.一種半導體器件，包括：

延遲鎖定環，所述延遲鎖定環包括復制延遲單元，所述復制延遲單元被配置為通過反映信號的輸出路徑的延遲量來對信號進行延遲；以及

延遲時間補償器，所述延遲時間補償器被配置為通過將所述復制延遲單元的輸出信號與所述輸出路徑的輸出信號進行比較來補償所述復制延遲單元與所述輸出路徑之間的延遲時間之差。

2.如權利要求1所述的半導體器件，其中，所述延遲時間補償器包括：

相位比較器，所述相位比較器被配置為將所述復制延遲單元的輸出信號的相位與所述輸出路徑的輸出信號進行比較；以及

延遲控制器，所述延遲控制器被配置為根據所述相位比較器的比較結果來控制所述復制延遲單元的延遲時間。

3.一種半導體器件，包括：

延遲線，所述延遲線被配置為將內部時鐘信號延遲；

輸出路徑，所述輸出路徑被配置為接收所述延遲線的輸出時鐘信號，并向外部輸出延遲鎖定內部時鐘信號；

第一復制延遲單元，所述第一復制延遲單元被配置為通過將所述延遲線的輸出時鐘信號延遲來產生第一反饋時鐘信號；

第二復制延遲單元，所述第二復制延遲單元被配置為通過將所述第一反饋時鐘信號延遲來產生第二反饋時鐘信號；

第一相位比較器，所述第一相位比較器被配置為將所述內部時鐘信號與所述第二反饋時鐘信號進行比較；

第一延遲控制器，所述第一延遲控制器被配置為根據所述第一相位比較器的比較結果來控制所述延遲線的延遲量；

第二相位比較器，所述第二相位比較器被配置為將所述延遲鎖定內部時鐘信號與所述第一反饋時鐘信號進行比較；以及

第二延遲控制器，所述第二延遲控制器被配置為根據所述第二相位比較器的比較結果來調整所述第一復制延遲單元的延遲量。

4.如權利要求3所述的半導體器件，其中，所述第一復制延遲單元被配置為反映所述輸出路徑的延遲要素，且所述第二復制延遲單元被配置為反映輸入路徑的延遲要素，其中所述輸入路徑接收來自外部的外部時鐘信號并輸出所述內部時鐘信號。

5.如權利要求3所述的半導體器件，其中，所述第一復制延遲單元包括雙粗略延遲線DCDL以及精細相位混合器FPM。

6.一種半導體器件，包括：

輸入電路，所述輸入電路被配置為接收外部時鐘信號，并輸出內部時鐘信號；

輸出電路，所述輸出電路被配置為接收延遲鎖定內部時鐘信號，并向外部輸出最終內部時鐘信號；

延遲鎖定環，所述延遲鎖定環包括反映所述輸出電路的延遲時間的第一復制延遲單元和反映所述輸入電路的延遲時間的第二復制延遲單元，所述延遲鎖定環接收所述內部時鐘信號，并通過反映所述輸出電路的延遲時間和所述輸入電路的延遲時間來產生所述延遲鎖定內部時鐘信號；

虛設輸出電路，所述虛設輸出電路被配置為輸出虛設輸出時鐘信號，其中所述虛設輸出時鐘信號具有與所述最終內部時鐘信號實質上相同的相位；以及

延遲時間補償器，所述延遲時間補償器被配置為通過將所述第一復制延遲單元的輸出時鐘信號與所述虛設輸出時鐘信號進行比較，來補償所述第一復制延遲單元與所述輸出路徑之間的延遲時間之差。

7.如權利要求6所述的半導體器件，其中，所述虛設輸出電路被配置為與包括在所述輸出路徑中的最終的輸出單元相同，并接收與所述最終的輸出單元相同的輸入信號。

8.如權利要求6所述的半導體器件，其中，所述輸出電路包括離片驅動器OCD。

9.如權利要求6所述的半導體器件，其中，所述延遲時間補償器包括：

相位比較器，所述相位比較器被配置為將所述虛設輸出時鐘信號的相位與所述第一復制延遲單元的輸出時鐘信號的相位進行比較；以及

延遲控制器，所述延遲控制器被配置為根據所述相位比較器的比較結果來控制所述第一復制延遲單元的延遲時間。

10.如權利要求6所述的半導體器件，其中，所述第一復制延遲單元包括雙粗略延遲線DCDL以及精細相位混合器FPM。