[發明專利]半導體器件

無效

• 申請號: 201010508402.4
• 申請日: 2010-10-15
• 公開（公告）號: CN102263552A
• 公開（公告）日: 2011-11-30
• 發明（設計）人: 李康悅
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H03L7/06
• 分類號: H03L7/06;H03L7/08
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 郭放;黃啟行

相關申請的交叉引用

本申請要求2010年5月27日提交的韓國專利申請No.10-2010-0049604的優先權，其全部內容通過引用包括在本文中。

技術領域

本發明的示例性實施例涉及用于設計半導體器件的技術，更具體而言涉及包括延遲鎖定環(DLL)的半導體器件。

背景技術

正在開發半導體存儲器件以使其具有增加的操作速度和高集成度。為了增加操作速度，已開發了同步半導體存儲器件。同步半導體存儲器件與從外部施加的外部時鐘信號同步操作。同步半導體存儲器件利用延遲鎖定環(DLL)來輸出與外部時鐘信號的上升沿和下降沿同步的數據。延遲鎖定環產生內部時鐘信號，所述內部時鐘信號是通過將外部時鐘信號延遲鎖定了在電路內部實際發生的延遲時間而獲得的信號。

圖1是描述已知的半導體存儲器件的結構的框圖。

參見圖1，半導體存儲器件100包括輸入緩沖器110、第一輸出驅動器120、第二輸出驅動器130和延遲鎖定環140。輸入緩沖器110可以被包括在輸入路徑中，且輸入緩沖器110接收并緩沖外部時鐘信號CLK及CLKB并輸出內部時鐘信號INCLK。第一輸出驅動器120可以被包括在輸出路徑中，且第一輸出驅動器120將從存儲單元(未示出)輸出的數據DATA與例如延遲鎖定內部時鐘信號DLLCLK同步輸出。第二輸出驅動器130將從第一輸出驅動器120輸出的數據DATA輸出至數據焊盤DQ。延遲鎖定環接收內部時鐘信號INCLK，并通過以反映實際上可以由輸入緩沖器110引起的第一延遲時間tD1和實際上可以由第一輸出驅動器120及第二輸出驅動器130引起的第二延遲時間tD2的方式將內部時鐘信號INCLK延遲，來產生延遲鎖定內部時鐘信號DLLCLK。

圖2是描述圖1的半導體存儲器件100的框圖。

參見圖2，輸入緩沖器110接收從外部輸入的外部時鐘信號CLK和CLKB，產生可以是單端信號的內部時鐘信號INCLK，并且將產生的內部時鐘信號INCLK輸出至延遲鎖定環140。

第一輸出驅動器120可以包括預驅動器，且第二輸出驅動器130可以包括主驅動器。在這種情況下，數據DATA經由第二輸出驅動器130被輸出至數據焊盤DQ。與此同時，第二輸出驅動器130可以包括離片驅動器(off?chip?driver，OCD)。

延遲鎖定環140包括延遲線141、第一復制延遲單元143、第二復制延遲單元145、相位比較器147以及延遲控制器149。延遲線141將內部時鐘信號INCLK可變地延遲第三延遲時間tD3，并輸出延遲鎖定內部時鐘信號DLLCLK。第一復制延遲單元143將延遲鎖定內部時鐘信號DLLCLK延遲建模的第二延遲時間tD2，并輸出第一反饋時鐘信號FBCLK1。第二復制延遲單元145將第一反饋時鐘信號FBCLK1延遲建模的第一延遲時間tD1，并輸出第二反饋時鐘信號FBCLK2。相位比較器147將內部時鐘信號INCLK的相位與第二反饋時鐘信號FBCLK2的相位進行比較。延遲控制器149響應于相位比較器147的輸出信號，來控制延遲線141的第三延遲時間tD3。

在下文中，將描述具有上述結構的半導體存儲器件100的示例性操作。

一旦外部時鐘信號CLK及CLKB在輸入緩沖器110中經緩沖之后作為內部時鐘信號INCLK被傳送至延遲線141，則延遲線141將內部時鐘信號INCLK延遲與默認值相對應的第三延遲時間tD3，并輸出延遲鎖定內部時鐘信號DLLCLK。

在此情形下，第一復制延遲單元143接收反饋信號即延遲鎖定內部時鐘信號DLLCLK，并將延遲鎖定內部時鐘信號DLLCLK延遲建模的第二延遲時間tD2以輸出第一反饋時鐘FBCLK1。此外，第二復制延遲單元145將第一復制延遲單元143的輸出信號FBCLK1延遲建模的第一延遲時間tD1，并輸出第二反饋時鐘FBCLK2。

然后，相位比較器147將從輸入緩沖器110輸出的內部時鐘信號INCLK的相位與從第二復制延遲單元145輸出的第二反饋時鐘FBCLK2的相位進行比較，并且延遲控制器149響應于相位比較器147的比較結果來產生用于控制第三延遲時間tD3的控制信號CTR。

延遲線141響應于控制信號CTR，將內部時鐘信號INCLK延遲第三延遲時間tD3，并輸出延遲鎖定內部時鐘信號DLLCLK。