[發(fā)明專利]非易失性存儲(chǔ)器的制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201010501924.1
• 申請(qǐng)日: 2008-05-08
• 公開(kāi)（公告）號(hào): CN101996875A
• 公開(kāi)（公告）日: 2011-03-30
• 發(fā)明（設(shè)計(jì)）人: 郭明昌
• 申請(qǐng)（專利權(quán)）人: 旺宏電子股份有限公司
• 主分類號(hào): H01L21/28
• 分類號(hào): H01L21/28;H01L21/336
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 周?chē)?guó)城

本申請(qǐng)是分案申請(qǐng)，母案的申請(qǐng)?zhí)枺?00810096285.8，申請(qǐng)日：2008年5月8日，名稱：非易失性存儲(chǔ)器及其制造方法。

技術(shù)領(lǐng)域

本發(fā)明是有關(guān)于一種集成電路的結(jié)構(gòu)及制造方法，且特別是有關(guān)于一種非易失性存儲(chǔ)器的制造方法。

背景技術(shù)

非易失性存儲(chǔ)器(non-volatile?memory)由于具有存入的數(shù)據(jù)在斷電后也不會(huì)消失的優(yōu)點(diǎn)，因此許多電器產(chǎn)品中必須具備此類存儲(chǔ)器，以維持電器產(chǎn)品開(kāi)機(jī)時(shí)的正常操作，而成為個(gè)人計(jì)算機(jī)和電子設(shè)備所廣泛采用的一種存儲(chǔ)器元件。

圖1所繪示為現(xiàn)有一種非易失性存儲(chǔ)器的剖面示意圖。請(qǐng)參照?qǐng)D1，非易失性存儲(chǔ)器包括襯底100、配置于襯底100中的源極區(qū)102a與漏極區(qū)102b，以及一柵極堆棧結(jié)構(gòu)112。其中，柵極堆棧結(jié)構(gòu)112是由膜層厚度均一的氧化硅層104、氮化硅層106、氧化硅層108與柵極110所組成。現(xiàn)有的非易失性存儲(chǔ)器可以在接近源極區(qū)102a與漏極區(qū)102b的氮化硅層106中，各儲(chǔ)存一個(gè)位(bit)，而形成所謂的單存儲(chǔ)器二位(2bits/cell)儲(chǔ)存的存儲(chǔ)器。

現(xiàn)有的二位儲(chǔ)存的非易失性存儲(chǔ)器在進(jìn)行操作時(shí)，同一存儲(chǔ)器的兩個(gè)位彼此會(huì)互相影響而產(chǎn)生問(wèn)題。簡(jiǎn)言之，若是接近漏極部分已儲(chǔ)存一位，則會(huì)在進(jìn)行讀取(read)時(shí)產(chǎn)生第二位效應(yīng)(second-bit?effect)，使得原先應(yīng)該為高電流的部分會(huì)有電流下降的情形。也就是說(shuō)，當(dāng)存儲(chǔ)器進(jìn)行讀取時(shí)，原先已經(jīng)存在的位會(huì)對(duì)存儲(chǔ)器造成影響，而使勢(shì)壘(barrier)提高，并導(dǎo)致讀取的閾值電壓(threshold?voltage，簡(jiǎn)稱Vt)升高。

承上述，第二位效應(yīng)不僅會(huì)導(dǎo)致元件操作上的困難，甚至?xí)斐稍目煽慷?reliability)降低。并且，因?yàn)榈诙恍?yīng)減少了讀取感應(yīng)裕度(sense?margin)及操作左右位的閾值電壓空間(Vt?window)，使得多位存儲(chǔ)器(multi-level?cell，簡(jiǎn)稱MLC)的操作更加困難。

目前的解決辦法，多是采取增加漏極電壓(Vd)的方式，其所產(chǎn)生的漏極感應(yīng)勢(shì)壘降低效應(yīng)(drain-induced?barrier?lowering，簡(jiǎn)稱DIBL)，可降低因第二位效應(yīng)而提高的勢(shì)壘與閾值電壓?jiǎn)栴}。但是，隨著元件尺寸不斷地縮小，過(guò)大的漏極電壓也會(huì)導(dǎo)致存儲(chǔ)器的操作上的困難。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明的主要目的在于提供一種非易失性存儲(chǔ)器的制造方法，能夠避免因非易失性存儲(chǔ)器中的單存儲(chǔ)器的二位彼此互相影響而產(chǎn)生的問(wèn)題，以提升存儲(chǔ)器元件的可靠度。

本發(fā)明提出一種非易失性存儲(chǔ)器的制造方法，包括：

在一基底上依序地形成一疊層結(jié)構(gòu)以及一消耗層；

在該消耗層的周?chē)鷧^(qū)域進(jìn)行一轉(zhuǎn)變工藝以形成一第一絕緣層；

移除該消耗層；以及

在該疊層結(jié)構(gòu)與該第一絕緣層上形成一導(dǎo)體層。

依照本發(fā)明的實(shí)施例所述，該疊層結(jié)構(gòu)包括依序在該基底上形成的一第二絕緣層、一電荷儲(chǔ)存層以及一第三絕緣層。

依照本發(fā)明的實(shí)施例所述，該第三絕緣層的厚度介于80埃至100埃之間，而該第一絕緣層的厚度介于10埃至5埃之間。

依照本發(fā)明的實(shí)施例所述，該第二絕緣層的厚度介于50埃至60埃之間。

依照本發(fā)明的實(shí)施例所述，該電荷儲(chǔ)存層的厚度介于60埃至80埃之間。

依照本發(fā)明的實(shí)施例所述，該電荷儲(chǔ)存層為一介電材質(zhì)，且該介電材質(zhì)提供電荷儲(chǔ)存能力。

依照本發(fā)明的實(shí)施例所述，該介電材質(zhì)為一氮化物層包括氮化硅。

依照本發(fā)明的實(shí)施例所述，該轉(zhuǎn)變工藝為一氧化工藝。

本發(fā)明在導(dǎo)體層與襯底之間設(shè)置有絕緣層-電荷儲(chǔ)存層-絕緣層的堆棧結(jié)構(gòu)，其中，配置于導(dǎo)體層與電荷儲(chǔ)存層之間的絕緣層，其周?chē)鷧^(qū)域的厚度大于中心區(qū)域的厚度，因此其周?chē)鷧^(qū)域的絕緣物厚度會(huì)造成較大的漏極感應(yīng)勢(shì)壘降低效應(yīng)(drain-induced?barrier?lowering，簡(jiǎn)稱DIBL)，可有效地降低第二位效應(yīng)。另一方面，本發(fā)明的非易失性存儲(chǔ)器還能夠更進(jìn)一步應(yīng)用在多位存儲(chǔ)器元件上。

為讓本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下。

附圖說(shuō)明

圖1所繪示為現(xiàn)有一種非易失性存儲(chǔ)器的剖面示意圖。

圖2是依據(jù)本發(fā)明的一實(shí)施例所繪示的非易失性存儲(chǔ)器的剖面示意圖。

圖3A與圖3B分別為本發(fā)明的非易失性存儲(chǔ)器的右位與左位的可編程操作的示意圖。

圖4A與圖4B分別為本發(fā)明的非易失性存儲(chǔ)器的右位與左位的擦除操作的示意圖。