[發明專利]用于雙向數據鏈路的有效的時鐘控制方案

有效

• 申請號: 201010294301.1
• 申請日: 2010-09-21
• 公開（公告）號: CN102033569A
• 公開（公告）日: 2011-04-27
• 發明（設計）人: A·舍費爾
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F1/12
• 分類號: G06F1/12
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 劉瑜;王英

技術領域

本發明的實施例總體上涉及數據通信技術。更具體地說，實施例涉及用于時鐘控制在兩個接口之間的雙向數據鏈路上的數據交換的技術。

背景技術

圖1說明了根據用于在處理設備102和存儲器設備(例如，隨機存取存儲器(RAM)152)之間的雙向封裝到封裝的數據通信的現有技術的系統100。處理設備102的處理接口104協調對交換到處理單元102的數據或交換來自處理單元102的數據進行緩沖(例如，經由接收先入先出(FIFO)緩沖器Rx?FIFO?120和/或發送緩沖器Tx?FIFO?110)。處理接口104例如可以包括處理設備102的模擬前端。RAM接口150代表RAM?152協調數據交換。

用于處理單元102的處理接口104可以包括發送路徑112中的發送鎖存器114，其用于將數據從Tx?FIFO?110攜帶到雙向鏈路DQ?140，而用于RAM?152的RAM接口150可以包括接收路徑162中的接收鎖存器164，其用于將數據從DQ?140攜帶到RAM?152。由處理單元102將數據寫入RAM152可以包括由發送鎖存器114和接收鎖存器164進行的受時鐘控制的鎖存。以相對應的形式，RAM接口150包括在發送路徑172中的發送鎖存器174，其用于將數據從RAM?152攜帶到DQ?140，而處理接口104包括在接收路徑122中的接收鎖存器124，其用于將數據從DQ?140攜帶到Rx?FIFO120。由處理單元102讀取RAM?152中數據包括由發送鎖存器174和接收鎖存器124進行的受時鐘控制的鎖存。

為了時鐘控制去向/來自DQ?140的數據的鎖存，處理接口104的數據的時鐘源130電路例如基于接收的基準時鐘信號CLK_Ref?135來生成時鐘信號CLK_W?142。除了驅動發送鎖存器114和接收鎖存器124的受時鐘控制的鎖存之外，CLK_W?142也被提供到RAM接口150以用于接收鎖存器164中到RAM?152的數據的受時鐘控制的鎖存和/或用于發送鎖存器174中到DQ140的數據的受時鐘控制的鎖存。在從處理接口104接收CLK_W?142的過程中，RAM接口105需要包括信號恢復電路(例如，清除電路180)以過濾來自CLK_W?142的噪聲分量，其中所述噪聲分量通過在處理接口104生成和/或從處理接口104發送引入的。

為了時鐘同步，現有的時鐘控制設計像時鐘源103那樣物理地位于處理設備102的中間位置，以便提供通過處理器的時鐘樹的較短的時鐘/相位分布。因此，現有的數據處理技術依靠系統100的“處理器側”以將來自處理器側時鐘源的時鐘信號提供給“存儲器側”，以用于協調存儲器側的去向/來自DQ?140的數據的鎖存。由于這種處理器接口至少消耗了處理器側上有價值的襯底表面區域，所以將時鐘信號提供給存儲器設備接口是值得的。

附圖說明

在附圖的圖示中，以示例的方式而非限制的方式說明了本發明的各種實施例。

圖1是說明實現用于雙向數據鏈路的鎖存的現有技術的系統的部件的框圖。

圖2是說明根據實施例的實現雙向數據鏈路的受時鐘控制的鎖存的系統的部件的框圖。

圖3是說明根據實施例的實現受時鐘控制的鎖存的系統的部件的框圖。

圖4是說明根據實施例的實現受時鐘控制的鎖存的系統的部件的框圖。

圖5是說明根據實施例的用于鎖存雙向數據鏈路的算法的部件的順序圖。

圖6是說明根據實施例的時鐘源的框圖。

具體實施方式

如本文所述，一些實施例提供用于鎖存在兩個集成電路(IC)封裝之間的雙向數據鏈路的數據的有效的時鐘控制結構。第一IC封裝可以包括一個或多個存儲器設備的第一接口，以及第二IC封裝可以包括處理設備的第二接口，所述處理設備被配置以經由第一和第二接口之間的雙向數據鏈路訪問一個或多個存儲器設備。第一IC封裝可以包括時鐘源以生成用于鎖存去往和/或來自雙向數據鏈路的數據的時鐘信號。時鐘源例如可以包括，例如鎖相環(PLL)電路。

在一些實施例中，第一接口可以使用由時鐘源生成的時鐘信號來鎖存數據，所述數據在雙向數據鏈路上入站到第一IC封裝。可替代地或此外，可以將由時鐘源生成的時鐘信號從第一IC封裝發送到第二IC封裝。響應于從第一IC封裝接收時鐘信號，第二接口可以對去往和/或來自雙向數據鏈路的數據進行鎖存。例如，第二接口可以使用接收的時鐘信號(或其派生的)鎖存進入的數據和/或重新定時外發的數據的鎖存。