[發(fā)明專利]快閃存儲器的制造方法

有效

• 申請?zhí)枺?/td>: 201010292464.6
• 申請日: 2010-09-19
• 公開（公告）號: CN102412206A
• 公開（公告）日: 2012-04-11
• 發(fā)明（設計）人: 楊蕓
• 申請（專利權(quán)）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/8247
• 分類號: H01L21/8247
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發(fā)明涉及半導體制造技術領域，特別涉及一種快閃存儲器的制造方法。

背景技術

在目前的半導體產(chǎn)業(yè)中，集成電路主要可分為三大類型：模擬集成電路、數(shù)字集成電路和數(shù)/模混合集成電路。作為數(shù)字集成電路的一個重要類型，存儲器件，尤其是快閃存儲器(flash?memory，簡稱閃存)的發(fā)展尤為迅速，主要因為閃存具有在不加電的情況下能長期保存信息、且具有集成度高、存取速度快、易于擦除和重寫等優(yōu)點。

專利號為ZL99106789.4的中國專利，即公開了一種快閃存儲器及其制造方法。如圖1所示，現(xiàn)有的快閃存儲器根據(jù)器件區(qū)域劃分，通常包括存儲器單元陣列區(qū)I以及外圍電路區(qū)II兩部分，為了提高芯片的集成度并便于布線，存儲器單元陣列區(qū)I中存儲單元呈陣列排布，其器件間距通常小于外圍電路區(qū)II。例如，圖1中各存儲單元柵極結(jié)構(gòu)1之間的間距d小于外圍電路CMOS器件柵極2之間的間距D。在現(xiàn)有的快閃存儲器制造工藝中，上述存儲單元的柵極側(cè)壁與CMOS器件的柵極側(cè)壁是同時形成的，然后分別在存儲器單元陣列區(qū)I以及外圍電路區(qū)II中進行有源區(qū)的制作，因此無論是存儲器單元陣列區(qū)I還是外圍電路區(qū)II均具有一致的側(cè)壁厚度。

現(xiàn)有的快閃存儲器制造工藝具有如下缺點：外圍電路區(qū)II在形成柵極2的側(cè)壁后，需要采用離子摻雜工藝進行源/漏極等有源區(qū)的制作，上述離子摻雜工藝需要采用較高的操作電壓，為了提高器件的耐壓性，所述柵極2的側(cè)壁的厚度要求也較大。而在存儲器單元陣列區(qū)I中，由于器件密集度更高，控制柵結(jié)構(gòu)1的間距較小，如果形成過厚的側(cè)壁將導致相鄰的柵極結(jié)構(gòu)1之間的側(cè)壁連接，甚至形成空洞，對后續(xù)工藝造成不良的影響，因此所述控制柵結(jié)構(gòu)1的側(cè)壁厚度要求較薄。以上對側(cè)壁厚度的不同需求，導致現(xiàn)有快閃存儲器制造方法中，側(cè)壁形成工藝的工藝窗口較小，進而影響了產(chǎn)品的良率。

發(fā)明內(nèi)容

本發(fā)明解決的問題是現(xiàn)有的快閃存儲器制造方法，側(cè)壁形成工藝窗口過小，難以同時滿足存儲器陣列區(qū)與外圍電路區(qū)對側(cè)壁的不同厚度需求，而影響產(chǎn)品良率的問題。

本發(fā)明提供的一種快閃存儲器的制造方法，包括：

提供半導體結(jié)構(gòu)，所述半導體結(jié)構(gòu)包括存儲單元陣列區(qū)以及外圍電路區(qū)，所述存儲單元陣列區(qū)以及外圍電路區(qū)分別具有柵極結(jié)構(gòu)；在存儲單元陣列區(qū)以及外圍電路區(qū)的柵極結(jié)構(gòu)表面形成絕緣側(cè)壁；僅在所述外圍電路區(qū)的絕緣側(cè)壁表面形成犧牲側(cè)壁，然后進行離子摻雜工藝，以形成外圍電路區(qū)的有源區(qū)。

可選的，所述外圍電路區(qū)包括第一器件區(qū)以及第二器件區(qū)，在外圍電路區(qū)的絕緣側(cè)壁表面先形成犧牲側(cè)壁然后制作有源區(qū)的步驟包括：在已形成絕緣側(cè)壁的存儲單元陣列區(qū)以及外圍電路區(qū)表面形成第一犧牲介質(zhì)層；刻蝕位于第一器件區(qū)的第一犧牲介質(zhì)層，在第一器件區(qū)的絕緣側(cè)壁表面形成第一犧牲側(cè)壁，并利用圖形化的光刻膠在第一器件區(qū)內(nèi)進行第一離子摻雜工藝；去除所述光刻膠、第一犧牲介質(zhì)層以及第一犧牲側(cè)壁；在所述存儲單元陣列區(qū)以及外圍電路區(qū)表面形成第二犧牲介質(zhì)層；刻蝕位于第二器件區(qū)的第二犧牲介質(zhì)層，在第二器件區(qū)的絕緣側(cè)壁表面形成第二犧牲側(cè)壁，并利用圖形化的光刻膠在第二器件區(qū)內(nèi)進行第二離子摻雜工藝，所述第二離子摻雜工藝與第一離子摻雜工藝的摻雜類型相反；去除所述光刻膠、第二犧牲介質(zhì)層以及第二犧牲側(cè)壁。

可選的，所述絕緣側(cè)壁的材質(zhì)為氮化硅、氧化硅或其組合。具體的，所述絕緣側(cè)壁為氧化硅-氮化硅-氧化硅復合結(jié)構(gòu)。

可選的，所述第一器件區(qū)為NMOS晶體管區(qū)，所述第二器件區(qū)為PMOS晶體管區(qū)。形成外圍電路區(qū)的有源區(qū)包括：分別在NMOS晶體管區(qū)以及PMOS晶體管區(qū)內(nèi)進行N型離子摻雜以及P型離子摻雜。

可選的，所述第一犧牲介質(zhì)層以及第二犧牲介質(zhì)層的材質(zhì)均為無定形碳。所述去除光刻掩模、第一犧牲介質(zhì)層、第二犧牲介質(zhì)層以及第一犧牲側(cè)壁、第二犧牲側(cè)壁包括：在氧氣等離子體環(huán)境下，進行灰化工藝。所述灰化工藝的溫度范圍為100℃～350℃。

可選的，還包括在存儲單元陣列區(qū)進行離子摻雜形成有源區(qū)的步驟。

本發(fā)明通過在外圍電路區(qū)的絕緣側(cè)壁表面形成犧牲側(cè)壁，以解決外圍電路區(qū)進行離子摻雜工藝時對器件耐壓性的需求，從而擴大了形成絕緣側(cè)壁的工藝窗口，提高產(chǎn)品的良率。

附圖說明

通過附圖中所示的本發(fā)明的優(yōu)選實施例的更具體說明，本發(fā)明的上述及其他目的、特征和優(yōu)勢將更加清晰。附圖中與現(xiàn)有技術相同的部件使用了相同的附圖標記。附圖并未按比例繪制，重點在于示出本發(fā)明的主旨。在附圖中為清楚起見，放大了層和區(qū)域的尺寸。

圖1是現(xiàn)有的快閃存儲器剖面結(jié)構(gòu)示意圖；