[發明專利]一種集成電路門電路識別方法

無效

• 申請號: 201010291051.6
• 申請日: 2010-09-26
• 公開（公告）號: CN102411642A
• 公開（公告）日: 2012-04-11
• 發明（設計）人: 李志梁;李楨榮;戴文華
• 申請（專利權）人: 北京華大九天軟件有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

一種集成電路門電路識別方法屬于半導體集成電路自動化設計領域，主要涉及后端版圖設計和驗證，尤其是版圖與原理圖一致性檢查(LVS-Layout?Versus?Schematic)。

背景技術

版圖設計與驗證是集成電路設計流程中重要的一環，高效準確的驗證能夠有效的提高集成電路設計的效率，極大降低設計失敗的風險。然而隨著工藝不斷的向著納米級進展，在超大規模乃至甚大規模集成電路設計中，版圖規模急劇膨脹，傳統的晶體管級驗證方法在計算速度和內存使用方面都遠遠落后于用戶的需求。因而門電路的識別方法受到了重視，它的優點是：利用版圖在設計過程中使用了大量標準門電路的特點，將門電路看作一個黑盒子，減少冗余的操作和運算，從而有效提高計算效率。

版圖與原理圖一致性檢查工具(LVS)將版圖和原理圖從晶體管級提升到門電路級再執行比較，既可以基于晶體管級也可以基于門級報告比較結果。集成電路中絕大多數元器件為晶體管，假設一個門電路平均由四個晶體管組成，則網表規模可以縮小到原來的四分之一。由此可見，LVS基于門電路級比較可以顯著降低網表規模，從而在處理電路的規模、減少數據處理時間、減少內存占用等諸方面有著極大的優越性。對規模達到或超過百萬晶體管的芯片設計優勢更加明顯。

基本概念

(1)LVS：版圖與原理圖一致性檢查(Layout?Versus?Schematic)；

(2)PMOS：P溝道晶體管；

(3)NMOS：N溝道晶體管；

(4)PULL-UP-STRUCTURE：上拉結構；

(5)PULL-DOWN-STRUCTURE：下拉結構；

(6)NAND：與非門；

(7)NOR：或非門。

(8)INV：反相器；

發明內容

本發明提供一種集成電路門電路識別方法，能夠充分利用門電路的特點，快速準確地識別出門電路，從而加快LVS驗證速度。

本發明的總體思路是先識別復雜門電路-與非門(NAND)和或非門(NOR)，再識別簡單門電路-反相器(INV)，具體識別步驟如圖1所示。在實際電路中，通常會遇到一些有歧義的情況，如圖2所示，既可以識別出一個與非門(NAND)，也可以識別出一個反相器(INV)，為了最大限度地降低網表的規模，本發明采用了先識別復雜門電路，再識別簡單門電路的方法。圖2(a)為識別門電路前的電路，圖2(b)為識別了門電路后的電路。

對于復雜門電路-與非門(NAND)和或非門(NOR)，采用“自底向上”的方法逐級識別：先識別串聯結構(SERIES-STRUCTURE)；如果由PMOS/NMOS生成的串聯結構的源端所連的線網為電源/地，漏端所連線網既非電源也非地，則將該串聯結構識別為上拉結構(PULL-UP-STRUCTURE)/下拉結構(PULL-DOWN-STRUCTURE)；由上拉結構(PULL-UP-STRUCTURE)/下拉結構(PULL-DOWN-STRUCTURE)出發，檢查它的輸出端線網所連的NMOS/PMOS，生成與非門(NAND)/或非門(NOR)。

對于簡單門電路-反相器(INV)，采用“對線網哈?！钡姆椒ㄟM行識別：對PMOS/NMOS進行哈希，哈希的關鍵字為PMOS/NMOS柵端連接的線網和漏端連接的線網，檢查哈希表中的每個桶中的PMOS/NMOS，生成反相器(INV)。

本發明所述的方法，具有以下優點：優先識別復雜門電路，再識別簡單門電路，有利于減小網表規模；門電路識別方法簡單、高效。

附圖說明

圖1門電路識別步驟

圖2優先識別復雜門電路

圖3識別與非門(NAND)

圖4識別或非門(NOR)

圖5識別反相器(INV)

具體實施方式

具體實施方式包括四個步驟：

1.識別串聯結構(SERIES-STRUCTURE)

按以下兩個步驟識別串聯結構：(1)從電路中選取一個晶體管作為“種子”。(2)沿“種子”的源端/漏端擴展，檢查它的源端/漏端所連的線網，若該線網的度為2且該線網不是電源或地，則檢查該線網所連的另外一個器件，若該器件的類型和“種子”的類型相同，則將新找到的這個器件“吸收”到“種子”中，此時的“種子”已經不再是一個簡單的晶體管，而是一個串聯結構。重復執行該步，直至遇到了度不為2的線網、非電源線網或非地線網。然后用該串聯結構替代電路中的這組晶體管。