[發(fā)明專利]一種集成電路門電路識(shí)別方法

無效

• 申請(qǐng)?zhí)枺?/td>: 201010291051.6
• 申請(qǐng)日: 2010-09-26
• 公開（公告）號(hào): CN102411642A
• 公開（公告）日: 2012-04-11
• 發(fā)明（設(shè)計(jì)）人: 李志梁;李楨榮;戴文華
• 申請(qǐng)（專利權(quán)）人: 北京華大九天軟件有限公司
• 主分類號(hào): G06F17/50
• 分類號(hào): G06F17/50
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.本發(fā)明提供一種集成電路門電路識(shí)別方法，其特征是先識(shí)別復(fù)雜門電路-與非門(NAND)和或非門(NOR)，再識(shí)別簡單門電路-反相器(INV)。

2.根據(jù)權(quán)利要求1所述的“識(shí)別復(fù)雜門電路-與非門(NAND)和或非門(NOR)”，其特征是采用“自底向上”的方法逐級(jí)識(shí)別：先識(shí)別串聯(lián)結(jié)構(gòu)(SERIES-STRUCTURE)；如果由PMOS/NMOS生成的串聯(lián)結(jié)構(gòu)的源端所連的線網(wǎng)為電源/地，漏端所連線網(wǎng)既非電源也非地，則將該串聯(lián)結(jié)構(gòu)識(shí)別為上拉結(jié)構(gòu)(PULL-UP-STRUCTURE)/下拉結(jié)構(gòu)(PULL-DOWN-STRUCTURE)；由上拉結(jié)構(gòu)(PULL-UP-STRUCTURE)/下拉結(jié)構(gòu)(PULL-DOWN-STRUCTURE)出發(fā)，檢查它的輸出端線網(wǎng)所連的NMOS/PMOS，生成與非門(NAND)/或非門(NOR)。

3.根據(jù)權(quán)利要求1所述的“識(shí)別簡單門電路-反相器(INV)”，其特征是采用“對(duì)線網(wǎng)哈希”的方法進(jìn)行識(shí)別：對(duì)PMOS/NMOS進(jìn)行哈希，哈希的關(guān)鍵字為PMOS/NMOS柵端連接的線網(wǎng)和漏端連接的線網(wǎng)，檢查哈希表中的每個(gè)桶中的PMOS/NMOS，生成反相器(INV)。