[發明專利]半導體集成電路裝置及其制造方法

有效

• 申請號: 201010290650.6
• 申請日: 2010-09-21
• 公開（公告）號: CN102034791A
• 公開（公告）日: 2011-04-27
• 發明（設計）人: 南志昌;秋野勝
• 申請（專利權）人: 精工電子有限公司
• 主分類號: H01L23/525
• 分類號: H01L23/525;H01L21/768
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 李輝;黃綸偉

技術領域

本發明涉及具有熔斷器(fuse)元件的半導體集成電路裝置及其制造方法。

背景技術

穩壓器和電壓檢測器是由模擬處理電路、邏輯電路、電容以及旁漏電阻等構成的，在旁漏電阻部中設有電阻選擇用的熔斷器元件，以能夠在檢查工序中調節到所希望的電壓。

圖5及圖6示出了這樣的半導體集成電路裝置的一個現有例。圖5是熔斷器元件的平面圖，圖6是沿圖5中的A-A的截面圖。如圖6所示，熔斷器元件是在元件分離絕緣膜401上，利用與MOSFET的柵電極相同的導電材料、即由摻雜了雜質的多晶Si膜和WSix膜構成的多晶硅化物(polycide)膜402(相當于圖5中的標號302)而形成的。

多晶硅化物膜402被層間絕緣膜403和作為平坦膜的BPSG膜404所覆蓋，在BPSG膜404和層間絕緣膜403中開設有到達多晶硅化物膜402的兩端部附近的接觸孔405(相當于圖5中的標號305)。在BPSG膜404上，由第1層的鋁膜406(相當于圖5中的標號306)構成的配線被構圖成這樣的狀態：其經由接觸孔405而接觸到多晶硅化物膜402。鋁膜406被第1層的金屬間絕緣膜407所覆蓋，該第1層的金屬間絕緣膜407是以TEOS為原料并通過等離子CVD法而形成的。

未作圖示，在該一個現有例中，除了第1層的鋁膜406以外，還使用了第2層的鋁膜。因此，作為這些鋁膜彼此之間的平坦化膜，通過旋轉涂布、固化以及之后的回蝕(etch?back)，在第1層的金屬間絕緣膜407上形成了SOG膜408。SOG膜408被第2層的金屬間絕緣膜409所覆蓋，該第2層的金屬間絕緣膜409是以TEOS為原料并通過等離子CVD法而形成的。第2層的金屬絕緣膜409被通過等離子CVD法形成的作為保護膜的SiN膜410所覆蓋。

并且，在多晶硅化物膜402上設有開口區域311，該開口區域311用于通過激光來切斷作為熔斷器元件的該多晶硅化物膜402。開口區域311是使用對鋁焊盤(未圖示)上的SiN膜410進行蝕刻時的掩膜同時進行蝕刻而形成的，但由于是過蝕刻(over?etching)，因此其到達了第2層的金屬間絕緣膜409。

專利文獻1揭示了在上述構造的基礎上，還能夠防止SiN膜等發生碎裂或脫落的構造。

專利文獻2揭示了在熔斷器元件的周圍設置保護環層來防止異物或水分的侵入的構造。

【專利文獻】

專利文獻1：日本特開平05-021605號公報

專利文獻2：日本特開平07-022508號公報

在穩壓器和電壓檢測器中，在元件形成后，是在晶片的狀態下進行動作檢查，此時，切斷與期望的電壓對應的電阻的熔斷器元件，以能夠輸出期望的電壓。

因此，從圖5及圖6也能看出，SOG膜408露出到熔斷器元件的微調(trimming)加工用的開口區域311的內側面、特別是與相鄰的熔斷器元件連接的鋁配線之間，但是，SOG膜408具有容易吸收水的性質。因此，從外部侵入的水或水分會以SOG膜408為路徑而進入到半導體集成電路的內部元件中，成為導致半導體集成電路裝置的可靠性不良的因素。

發明內容

本發明正是鑒于上述問題而完成的，其目的在于提供一種半導體集成電路裝置，其改進了多層配線的金屬間絕緣膜構造，對露出到開口區域311的內側面、特別是相鄰的熔斷器元件的鋁配線之間的開口區域311的內側面的SOG膜408進行了分斷，防止水分向半導體集成電路的內部元件侵入，由此提高了可靠性。

本發明為了解決上述課題，使用了以下手段。

首先，構成了這樣的半導體集成電路裝置：在半導體基板上設置有元件分離絕緣膜；在元件分離絕緣膜上設置有熔斷器元件；在熔斷器元件上設置有絕緣膜；在絕緣膜上設置有經由連接孔與熔斷器元件連接的第1配線層；在第1配線層與上方的第2配線層之間設置有第1金屬間絕緣膜、SOG以及第2金屬間絕緣膜，該半導體集成電路裝置的特征在于，與相鄰的所述熔斷器元件連接的第1配線層之間的間隔寬度小于所述第1金屬間絕緣膜的側壁厚度的2倍。

另外，構成了這樣的半導體集成電路裝置：其特征在于，在第1配線層的側面具有側墻，第1金屬間絕緣膜被設置成覆蓋第1配線層和所述側墻。

另外，構成了這樣的半導體集成電路裝置：其特征在于，側墻是氧化硅膜或磷硅玻璃(PSG)膜或氮化硅膜。