[發明專利]一種單相時鐘傳輸管絕熱邏輯電路及全加器和5-2壓縮器

無效

• 申請號: 201010286339.4
• 申請日: 2010-09-19
• 公開（公告）號: CN101951256A
• 公開（公告）日: 2011-01-19
• 發明（設計）人: 胡建平;蘇麗;余曉穎;鄔楊波;張衛強
• 申請（專利權）人: 寧波大學
• 主分類號: H03K19/08
• 分類號: H03K19/08
• 代理公司: 寧波奧圣專利代理事務所(普通合伙) 33226
• 代理人: 程曉明

1.一種單相時鐘傳輸管絕熱邏輯電路，其特征在于包括邏輯賦值電路和能量恢復電路，所述的能量恢復電路由兩個pMOS管即第一pMOS管和第二pMOS管構成，所述的第一pMOS管的源極和所述的第二pMOS管的源極并接于功率時鐘端，所述的第一pMOS管的漏極與第一nMOS管的源極連接，所述的第二pMOS管的漏極與第二nMOS管的源極連接，所述的第一nMOS管的漏極與所述的第二nMOS管的漏極并接于地，所述的第二pMOS管的柵極、所述的第二nMOS管的柵極和所述的第一pMOS管的漏極并接于信號輸出端，所述的第一pMOS管的柵極、所述的第一nMOS管的柵極和所述的第二pMOS管的漏極并接于反相信號輸出端，所述的信號輸出端與第三nMOS管的源極連接，所述的第三nMOS管的柵極與輔助時鐘信號端連接，所述的反相信號輸出端與第四nMOS管的源極連接，所述的第四nMOS管的柵極與反相輔助時鐘信號端連接，所述的邏輯賦值電路由四個nMOS傳輸管即第五nMOS管、第六nMOS管、第七nMOS管和第八nMOS管構成，所述的第五nMOS管的源極和第六nMOS管的源極與所述的第三nMOS管的漏極連接，所述的第七nMOS管的源極和所述的第八nMOS管的源極與所述的第四nMOS管的漏極連接，所述的第五nMOS管的漏極與第一信號輸入端連接，所述的第六nMOS管的漏極與第二信號輸入端連接，所述的第七nMOS管的漏極與第三信號輸入端連接，所述的第八nMOS管的漏極與第四信號輸入端連接，所述的第五nMOS管的柵極和所述的第八nMOS管的柵極并接于第五信號輸入端，所述的第六nMOS管的柵極和所述的第七nMOS管的柵極并接于第六信號輸入端。

2.一種使用權利要求1所述的單相時鐘傳輸管絕熱邏輯電路的全加器，其特征在于包括進位信號產生電路和求和信號產生電路，所述的進位信號產生電路由第一單相時鐘傳輸管絕熱邏輯電路和8個nMOS管即第九nMOS管、第十nMOS管、第十一nMOS管、第十二nMOS管、第十三nMOS管、第十四nMOS管、第十五nMOS管和第十六nMOS管構成，所述的第一單相時鐘傳輸管絕熱邏輯電路包括第一邏輯賦值電路和第一能量恢復電路，所述的第一能量恢復電路由兩個pMOS管即第一pMOS管和第二pMOS管構成，所述的第一pMOS管的漏極與第一nMOS管的源極連接，所述的第二pMOS管的漏極與第二nMOS管的源極連接，所述的第一nMOS管的漏極與所述的第二nMOS管的漏極并接于地，所述的第二pMOS管的柵極、所述的第二nMOS管的柵極和所述的第一pMOS管的漏極并接于進位信號輸出端，所述的第一pMOS管的柵極、所述的第一nMOS管的柵極和所述的第二pMOS管的漏極并接于反相進位信號輸出端，所述的進位信號輸出端與第三nMOS管的源極連接，所述的反相進位信號輸出端與第四nMOS管的源極連接，所述的第一邏輯賦值電路由四個nMOS傳輸管即第五nMOS管、第六nMOS管、第七nMOS管和第八nMOS管構成，所述的第五nMOS管的源極和第六nMOS管的源極與所述的第三nMOS管的漏極連接，所述的第七nMOS管的源極和所述的第八nMOS管的源極與所述的第四nMOS管的漏極連接，所述的第五nMOS管的漏極與所述的第九nMOS管的源極和所述的第十nMOS管的源極并接，所述的第六nMOS管的漏極與所述的第十一nMOS管的源極和所述的第十二nMOS管的源極并接，所述的第七nMOS管的漏極與所述的第十三nMOS管的源極和所述的第十四nMOS管的源極并接，所述的第八nMOS管的漏極與所述的第十五nMOS管的源極和所述的第十六nMOS管的源極并接，所述的求和信號產生電路由第二單相時鐘傳輸管絕熱邏輯電路和8個nMOS管即第二十五nMOS管、第二十六nMOS管、第二十七nMOS管、第二十八nMOS管、第二十九nMOS管、第三十nMOS管、第三十一nMOS管和第三十二nMOS管構成，所述的第二單相時鐘傳輸管絕熱邏輯電路包括第二邏輯賦值電路和第二能量恢復電路，所述的第二能量恢復電路由兩個pMOS管即第三pMOS管和第四pMOS管構成，所述的第三pMOS管的漏極與第十七nMOS管的源極連接，所述的第四pMOS管的漏極與第十八nMOS管的源極連接，所述的第十七nMOS管的漏極與所述的第十八nMOS管的漏極并接于地，所述的第四pMOS管的柵極、所述的第十八nMOS管的柵極和所述的第三pMOS管的漏極并接于求和信號輸出端，所述的第三pMOS管的柵極、所述的第十七nMOS管的柵極和所述的第四pMOS管的漏極并接于反相求和信號輸出端，所述的求和信號輸出端與第十九nMOS管的源極連接，所述的反相求和信號輸出端與第二十nMOS管的源極連接，所述的第二邏輯賦值電路由四個nMOS傳輸管即第二十一nMOS管、第二十二nMOS管、第二十三nMOS管和第二十四nMOS管構成，所述的第二十一nMOS管的源極和第二十二nMOS管的源極與所述的第十九nMOS管的漏極連接，所述的第二十三nMOS管的源極和第二十四nMOS管的源極與所述的第二十nMOS管的漏極連接，所述的第二十一nMOS管的漏極與所述的第二十五nMOS管的源極和所述的第二十六nMOS管的源極并接，所述的第二十二nMOS管的漏極與所述的第二十七nMOS管的源極和所述的第二十八nMOS管的源極并接，所述的第二十三nMOS管的漏極與所述的第二十九nMOS管的源極和所述的第三十nMOS管的源極并接，所述的第二十四nMOS管的漏極與所述的第三十一nMOS管的源極和所述的第三十二nMOS管的源極并接，所述的第一pMOS管的源極、所述的第二pMOS管的源極、所述的第三pMOS管的源極和所述的第四pMOS管的源極并接于功率時鐘端，所述的第三nMOS管的柵極和所述的第十九nMOS管的柵極與輔助時鐘信號端連接，所述的第四nMOS管的柵極和所述的第二十nMOS管的柵極與反相輔助時鐘信號端連接，所述的第六nMOS管的柵極、所述的第七nMOS管的柵極、所述的第九nMOS管的漏極、所述的第十一nMOS管的漏極、所述的第二十五nMOS管的漏極、所述的第二十七nMOS管的漏極、所述的第二十九nMOS管的漏極和所述的第三十一nMOS管的漏極并接于第一加數輸入端，所述的第五nMOS管的柵極、所述的第八nMOS管的柵極、所述的第十三nMOS管的漏極、所述的第十五nMOS管的漏極、所述的第二十六nMOS管的漏極、所述的第二十八nMOS管的漏極、所述的第三十nMOS管的漏極和所述的第三十二nMOS管的漏極并接于第一加數反相輸入端，所述的第十nMOS管的柵極、所述的第十一nMOS管的柵極、所述的第十三nMOS管的柵極、所述的第十六nMOS管的柵極、所述的第二十六nMOS管的柵極、所述的第二十七nMOS管的柵極、所述的第三十nMOS管的柵極和所述的第三十一nMOS管的柵極并接于第二加數輸入端，所述的第九nMOS管的柵極、所述的第十二nMOS管的柵極、所述的第十四nMOS管的柵極、所述的第十五nMOS管的柵極、所述的第二十五nMOS管的柵極、所述的第二十八nMOS管的柵極、所述的第二十九nMOS管的柵極和所述的第三十二nMOS管的柵極并接于第二加數反相輸入端，所述的第十nMOS管的漏極、所述的第十二nMOS管的漏極、所述的第二十二nMOS管的柵極和所述的第二十三nMOS管的柵極并接于第三加數輸入端，所述的第十四nMOS管的漏極、所述的第十六nMOS管的漏極、所述的第二十一nMOS管的柵極和所述的第二十四nMOS管的柵極并接于第三加數反相輸入端。

3.一種使用權利要求2所述的全加器的5-2壓縮器，其特征在于它由第一全加器、第二全加器和第三全加器級聯而成，所述的第一全加器的第一加數輸入端與第一個輸入信號連接，所述的第一全加器的第二加數輸入端與第二個輸入信號連接，所述的第一全加器的第三加數輸入端與第三個輸入信號連接，所述的第二全加器的第一加數輸入端與上一級5-2壓縮器的第一全加器的進位信號輸出端連接，所述的第二全加器的第二加數輸入端與所述的第一全加器的求和信號輸出端連接，所述的第二全加器的第三加數輸入端與第四個輸入信號連接，所述的第三全加器的第一加數輸入端與上一級5-2壓縮器的第二全加器的進位信號輸出端連接，所述的第三全加器的第二加數輸入端與所述的第二全加器的求和信號輸出端連接，所述的第三全加器的第三加數輸入端與第五個輸入信號連接。