[發(fā)明專利]半導(dǎo)體存儲(chǔ)器件

無效

• 申請(qǐng)?zhí)枺?/td>: 201010285007.4
• 申請(qǐng)日: 2010-09-16
• 公開（公告）號(hào): CN102024818A
• 公開（公告）日: 2011-04-20
• 發(fā)明（設(shè)計(jì)）人: 舛岡富士雄;新井紳太郎
• 申請(qǐng)（專利權(quán)）人: 日本優(yōu)尼山帝斯電子株式會(huì)社
• 主分類號(hào): H01L27/11
• 分類號(hào): H01L27/11;H01L29/06
• 代理公司: 隆天國(guó)際知識(shí)產(chǎn)權(quán)代理有限公司 72003
• 代理人: 鄭小軍;馮志云

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器件，特別涉及一種由SRAM(靜態(tài)隨機(jī)存儲(chǔ)器，Static?Random?Access?Memory)所構(gòu)成的半導(dǎo)體存儲(chǔ)器件。

本案主張以2009年9月16日在日本申請(qǐng)的特愿2009-214094號(hào)為基礎(chǔ)的優(yōu)先權(quán)，并將該基礎(chǔ)申請(qǐng)的內(nèi)容全部納入本申請(qǐng)。

背景技術(shù)

就為了發(fā)展半導(dǎo)體器件的高集成化、高性能化的對(duì)策來說，已知有SGT(環(huán)繞柵極晶體管，Surrounding?Gate?Transistor)相關(guān)的技術(shù)(例如，日本特開平2-188966號(hào)公報(bào)所揭示)。SGT是在半導(dǎo)體襯底的表面形成柱狀半導(dǎo)體層，并在其側(cè)壁以將該柱狀半導(dǎo)體層圍繞的方式形成柵極的縱型柵極晶體管。在SGT中，由于漏極、柵極、源極是配置在垂直方向，因此與現(xiàn)有技術(shù)的平面(planar)型晶體管相比較，可大幅縮小占有面積。

近年來，對(duì)于搭載在LSI(大規(guī)模集成電路)的SRAM，大容量化的要求日益增多，且期待采用上述SGT的具有小單元(cell)面積的SRAM的實(shí)現(xiàn)化。在采用SGT的SRAM中，通過應(yīng)用在垂直方向形成有晶體管的特征，即可使SRAM單元面積比現(xiàn)有技術(shù)的由平面型晶體管所構(gòu)成的SRAM小。

圖17A是日本特開平2-188966號(hào)公報(bào)的實(shí)施例所示的使用4個(gè)SGT與2個(gè)負(fù)荷電阻元件所構(gòu)成的E/R型4T-SRAM的平面圖，圖17B是圖17A的A-A’剖面圖。

在圖17A及圖17B中，該SRAM單元是由以下構(gòu)件所構(gòu)成：存取晶體管，由2個(gè)柱狀硅層(701a、701b)所形成，且用來對(duì)存儲(chǔ)器單元進(jìn)行存取；驅(qū)動(dòng)器晶體管，由2個(gè)柱狀硅層(702a、702b)所形成，且為了進(jìn)行數(shù)據(jù)的讀出及寫入而驅(qū)動(dòng)；及2個(gè)負(fù)荷電阻元件(Ra7、Rb7)，由多晶硅配線所形成。

在各個(gè)柱狀硅層的底部形成有下部擴(kuò)散層(707a、707b、707)，在柱狀硅層的上部形成有上部擴(kuò)散層708，在柱狀硅層的周圍形成有柵極電極(706a至706c)。

BL7及BLB7為位線，WL7為字線，Vcc7為電源電位配線，Vss7為接地電位配線。此外，Ma7及Mb7是顯示由配線層所形成的數(shù)據(jù)存儲(chǔ)用的存儲(chǔ)節(jié)點(diǎn)。

前述現(xiàn)有技術(shù)的SRAM單元是由3個(gè)擴(kuò)散層(707a、707b、707)所形成，因此由于各擴(kuò)散層的寬度及擴(kuò)散層間的距離，而使單元面積的縮小化受到限制。

發(fā)明內(nèi)容

(發(fā)明所欲解決的問題)

本發(fā)明的目的在于，如前所述在使用SGT的E/R型4T-SRAM中，實(shí)現(xiàn)面積更小的SRAM單元。

(解決問題的手段)

為了達(dá)成前述目的，本發(fā)明的半導(dǎo)體存儲(chǔ)器件是具備在襯底上排列有4個(gè)MOS晶體管及2個(gè)負(fù)荷電阻元件的靜態(tài)型存儲(chǔ)器單元，其特征在于，

在所述4個(gè)MOS晶體管的各個(gè)中，

源極擴(kuò)散層、漏極擴(kuò)散層及柱狀半導(dǎo)體層是于垂直方向階層式地配置在所述襯底上，所述柱狀半導(dǎo)體層是配置在所述源極擴(kuò)散層與所述漏極擴(kuò)散層之間，在所述柱狀半導(dǎo)體層的側(cè)壁形成有柵極，

且發(fā)揮作為對(duì)存儲(chǔ)器單元進(jìn)行存取用的第1及第2NMOS存取晶體管、及為了進(jìn)行存儲(chǔ)器單元的數(shù)據(jù)的寫入與讀出而驅(qū)動(dòng)存儲(chǔ)節(jié)點(diǎn)的第1及第2NMOS驅(qū)動(dòng)器晶體管的功能，

所述第1NMOS存取晶體管及所述第1NMOS驅(qū)動(dòng)器晶體管是彼此鄰接排列，

所述第2NMOS存取晶體管及所述第2NMOS驅(qū)動(dòng)器晶體管是彼此鄰接排列，

作為保持?jǐn)?shù)據(jù)的第1存儲(chǔ)節(jié)點(diǎn)而發(fā)揮功能的第1擴(kuò)散層是作為所述第1NMOS存取晶體管及所述第1NMOS驅(qū)動(dòng)器晶體管的共通擴(kuò)散層而配置在所述襯底上，

作為保持?jǐn)?shù)據(jù)的第2存儲(chǔ)節(jié)點(diǎn)而發(fā)揮功能的第2擴(kuò)散層是作為所述第2NMOS存取晶體管及所述第2NMOS驅(qū)動(dòng)器晶體管的共通擴(kuò)散層而配置在所述襯底上，

將所述2個(gè)負(fù)荷電阻元件的各個(gè)分別配置在所述第1擴(kuò)散層及所述第2擴(kuò)散層上。

此外，在本發(fā)明的其他優(yōu)選實(shí)施方式中，于所述半導(dǎo)體存儲(chǔ)器件中，所述2個(gè)負(fù)荷電阻元件是分別形成為由形成在所述第1擴(kuò)散層上的半導(dǎo)體或金屬所構(gòu)成的第1接觸插塞(Contact?Plug)、及由形成在所述第2擴(kuò)散層上的半導(dǎo)體或金屬所構(gòu)成的第2接觸插塞。

此外，在本發(fā)明的其他優(yōu)選實(shí)施方式中，于所述半導(dǎo)體存儲(chǔ)器件中，將從所述第1及第2NMOS存取晶體管的柵極電極延伸的柵極配線上所形成的接觸部(Contact)的至少一個(gè)，與從鄰接的另一存儲(chǔ)器單元的NMOS存取晶體管的柵極電極延伸的柵極配線上所形成的接觸部共有化。