[發明專利]半導體封裝體工藝

有效

• 申請號: 201010284368.7
• 申請日: 2010-09-10
• 公開（公告）號: CN102024713A
• 公開（公告）日: 2011-04-20
• 發明（設計）人: 邱文智;吳文進;眭曉林
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/50
• 分類號: H01L21/50;H01L21/56
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 姜燕;陳晨

技術領域

本發明涉及半導體裝置的制作，尤其涉及一種三維(3D)集成電路(ICs)的制作。

背景技術

由于各種電子元件(也即晶體管、二極管、電阻器、電容等)的積極度的持續改良，半導體工業已經歷持續快速的成長。大部分而言，積極度的改良來自不斷縮減最小線寬，而使既定區域中可整合更多元件。三維集成電路可以解決當裝置數量增加時，裝置間內連線的數量與長度的限制。形成三維集成電路的一種方法是裸片-對-晶片堆疊接合，其晶片上接合一個或多個裸片，且裸片的尺寸可小于晶片上的芯片尺寸。為了減少半導體封裝體的厚度、增加芯片速率及用于高密度制造，目前正努力減少半導體晶片厚度。厚度的減少可借由晶背研磨達成，晶背研磨是施行在形成電路圖案的相反面，而具有電路圖案的表面通常是以粘著材料貼附至一載板用為支撐。因為薄化晶片強度不足，容易受如彎曲及/或歪曲(warp)的影響而形變，因在以切割工藝個別的芯片封裝體之前，需以成型化合物(如熱固環氧樹脂(thermo-curing?epoxyresin))封裝晶片的表面。然而，在晶片邊緣附近露出的粘著材料，很容易受到蝕刻攻擊，在暫時性載板接合及去接合(temporary?carrier?bonding?andde-bonding)中會造成問題。傳統在粘著材料的邊緣提供邊緣密封層，但接下來的晶片薄化工藝將暴露出鄰近晶片邊緣的粘著材料的另一部分。

發明內容

為了解決現有技術的問題，本發明提供一種半導體封裝工藝，包括：提供一晶片，該晶片具有相對的第一表面及第二表面；利用一粘著層將該晶片的第一表面貼附至一載板而暴露出鄰近該晶片一邊緣的部分該粘著層；自該第二表面薄化該晶片，以形成一薄化晶片；形成一保護層以覆蓋該粘著層的該暴露部分；接合多個裸片在該薄化晶片上；以及利用一成型化合物封裝該薄化晶片及所述多個裸片。如前述的半導體封裝工藝，其中該晶片包括：一半導體基板，具有一正面及一背面；一穿孔，填充有一導電材料，其至少通過一部分該半導體基板；以及一集成電路，形成在該半導體基板的正面上。

一種半導體封裝工藝，包括：提供一晶片，具有相對的第一表面及第二表面；利用一粘著層將該晶片的第一表面貼附至一載板而暴露出鄰近該晶片一邊緣的部分該粘著層；自該第二表面薄化該晶片，以形成一薄化晶片；形成一保護層以覆蓋該粘著層的該暴露部分以及該晶片的該邊緣；在該薄化晶片上接合一裸片；利用一成型化合物封裝該薄化晶片及該裸片；以及移除該載板。如前述的半導體封裝工藝，其中該晶片包括：一半導體基板，具有一正面及一背面；一穿孔，以一導電材料填入，其至少通過一部分該半導體基板；以及一集成電路，在該半導體基板的該正面上形成。

本發明可不露出粘著層。

為讓本發明的上述和其他目的、特征、和優點能更明顯易懂，下文特舉出優選實施例，并配合所附附圖，作詳細說明如下：

附圖說明

圖1A～圖1F為一系列剖面圖，用以說明在晶片邊緣形成粘著材料的保護層的一實施例。

圖2A～圖2C為一系列剖面圖，用以說明處理包含穿孔(through?vias)的晶片的方法的一實施例。

圖3A～圖3B為一系列剖面圖，用以說明在晶片邊緣形成粘著材料的保護層的另一實施例。

其中，附圖標記說明如下：

10～晶片10a～晶片10的第一表面

10b～晶片10的第二表面12～載板

14～粘著層11～半導體基板

22～成型化合物40～穿孔

40a～穿孔40的一端

10”～薄化晶片11”～薄化基板

18～保護層12e～載板12的邊緣

20～裸片44～導電結構

10b”～薄化晶片10”的第二表面

11b”～薄化基板的背面

10e～薄化晶片10”的邊緣

14p～粘著層14的暴露部分

11a～半導體基板11的正面

11b～半導體基板11的背面

具體實施方式

在本說明書中關于“一實施例”的描述指該實施例所敘述的特定的物件、結構或特性被包含在至少一實施例中。因此，本說明書中多處的“在一實施例中”不必然為相同實施例。另外，在一或多個實施例中于適當條件下，可為特定的物件、結構或特性的組合。應注意以下附圖并非依比例繪制，而僅為說明使用。

在此圖1A至圖1F為一系列剖面圖，用以說明形成具有在晶片邊緣的粘著材料的保護層的裸片-對-晶片堆疊的實施例。