[發明專利]利用經處理的硬罩幕制造半導體元件的閘極電極的方法

有效

• 申請號: 201010280598.6
• 申請日: 2010-09-10
• 公開（公告）號: CN102214564A
• 公開（公告）日: 2011-10-12
• 發明（設計）人: 葉明熙;徐帆毅;林舜武;歐陽暉;楊棋銘
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 陳紅;鄭焱

技術領域

本發明涉及一種半導體元件的制造方法，特別是涉及一種利用經處理的硬罩幕制造半導體元件的閘極電極的方法。

背景技術

隨著技術節點縮減，在某些集成電路(integrated?circuit；IC)設計中，有需要利用金屬閘極取代傳統的復晶硅閘極電極，以利于特征尺寸縮減的情況下，改善元件效能。提供金屬閘極結構(例如包括金屬閘極電極而非復晶硅)，則提供了一個解決方案。形成金屬閘極堆疊(gate?stack)結構的工藝之一，稱為「閘極后置(gate?last)」工藝，其是于工藝「最后(last)」制作最后的閘極堆疊結構，以減少后續工藝步驟的數量，而后續工藝步驟包括在形成閘極后必須要進行的高溫處理。此外，隨著晶體管尺寸的縮減，閘極氧化層的厚度必須縮減，在閘極長度縮短的情況下，維持效能。為了減少閘極漏電，可使用高介電常數(highdielectric?constant；high-k)閘極絕緣層增加物理厚度(physical?thicknesses)，但其有效厚度則維持與習知較大的技術節點所使用的閘極氧化層厚度相同。

要實現上述互補式金氧半導體的特征與工藝，仍存在一些挑戰。隨著技術節點持續縮減，尤其縮減至22納米(nm)技術節點或更低，閘極堆疊結構之間的間隙也隨之縮減，而這會影響到口袋(pocket)區/輕摻雜源極/汲極(lightlydoped?source/drain；LDD)區的工藝。在閘極堆疊結構上方加上厚硬罩幕時，會增加閘極堆疊結構的總厚度，使得前述問題更糟。習知的硬罩幕層需要具有厚的厚度，在利用硼植入工藝形成LDD區時，硬罩幕層可避免硼植入復晶硅閘極電極。因為硼帶正電荷，要移除復晶硅閘極電極內的硼物種相當困難。故于習知工藝中需要使用厚硬罩幕層，以避免硼植入復晶硅閘極電極。然而，進行口袋區/LDD區的植入工藝時，厚硬罩幕層會加劇其遮蔽效應(shadowingeffects)。因此，亟需提供一種能不使用厚硬罩幕層、又可輕易加以移除的復晶硅閘極電極。

發明內容

因此，本發明的一態樣是在提供一種利用經處理的硬罩幕制造半導體元件的閘極電極的方法，其包括提供一基材。接著，形成閘極電極層于基材上。然后，對前述閘極電極層進行一處理，以將一物種導入至閘極電極層內。之后，形成硬罩幕層于經處理的復晶硅閘極電極層上。

應用本發明的利用經處理的硬罩幕制造半導體元件的閘極電極的方法，其硬罩幕層因具有限定厚度，且閘極電極層的至少一部分轉變為電中性層可中和硼摻質穿過硬罩幕層而產生的正電荷，使得后續進行口袋區/LDD區的植入工藝時，避免產生硬罩幕層的遮蔽效應。

附圖說明

為了讓本發明的上述和其它目的、特征、優點與實施例能更明顯易懂，所附附圖的詳細說明如下：

圖1是根據本揭露內容的各種觀點說明集成電路元件的制造方法的流程圖；以及

圖2至圖10是根據圖1的方法說明不同工藝階段、多個實施例的集成電路元件的剖面示意圖。

【主要附圖標記說明】

100：方法??????????????????????224：偏移間隙壁

102：形成閘極電極層于基材上的??226：凹陷步驟???????????????????????????????228：N型應變源極/汲極區

104：對閘極電極層進行處理的步??230：保護層驟?????????????????????????????????232：N型輕摻雜源極/汲極區

106：形成硬罩幕層于經處理的閘??234：P型口袋區極電極層上的步驟???????????????????236：凹陷

200：半導體元件????????????????238：保護層

210：基材??????????????????????240：P型應變源極/汲極區

212：隔離區????????????????????242：P型輕摻雜源極/汲極區

214：閘極介電層????????????????244：N型口袋區

216：閘極電極層????????240A：PMOS元件

216’：電中性層????????240B：NMOS元件

218：硬罩幕層

具體實施方式