[發明專利]半導體器件及其制造方法

有效

• 申請號: 201010268580.4
• 申請日: 2010-08-30
• 公開（公告）號: CN102339829A
• 公開（公告）日: 2012-02-01
• 發明（設計）人: 鄭文謨
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H01L27/105
• 分類號: H01L27/105;H01L23/522;H01L21/8247;H01L21/768;G11C16/04
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 顧紅霞;何勝勇

1.一種半導體器件，包括：

半導體基板，其包括單元區域和外圍區域；

掩模圖案，其形成在所述半導體基板上；

位線觸點孔，其延伸穿過所述掩模圖案以使所述單元區域中的半導體基板露出；

位線觸點插塞，其形成在所述位線觸點孔內并且電連接至所述半導體基板；以及

位線，其形成在所述位線觸點插塞上，所述位線和所述位線觸點插塞具有大致相同的寬度。

2.根據權利要求1所述的半導體器件，其中，

所述掩模圖案是用來限定凹陷部的柵極掩模圖案，所述柵極掩模圖案包括氧化物、氮化物、或者氧化物及氮化物。

3.根據權利要求1所述的半導體器件，還包括：

設置在所述位線觸點孔的側壁處的間隔物，所述間隔物包括氧化物、氮化物、或者氧化物及氮化物。

4.根據權利要求1所述的半導體器件，其中，

所述掩模圖案的厚度在至的范圍內。

5.根據權利要求1所述的半導體器件，其中，

所述位線包括：

阻擋金屬層，其形成在所述位線觸點插塞上；

位線導電層，其形成在所述阻擋金屬層上；

硬掩模層，其形成在所述位線導電層上；以及

間隔物，其形成在包括所述阻擋金屬層、所述位線導電層和所述硬掩模層在內的疊層結構的側壁處。

6.根據權利要求5所述的半導體器件，還包括：

外圍柵極圖案，所述外圍柵極圖案形成在所述外圍區域的半導體基板上，

所述外圍區域中的外圍柵極圖案的結構與形成在所述單元區域中的位線的結構大致相同。

7.根據權利要求6所述的半導體器件，其中，

限定所述單元區域中的位線的所述位線導電層的厚度比限定所述外圍區域中的外圍柵極圖案的導電層的厚度小。

8.根據權利要求1所述的半導體器件，還包括：

埋入至所述半導體基板的單元區域中的埋入式柵極。

9.根據權利要求8所述的半導體器件，其中，

所述埋入式柵極的圖案包括：

柵極氧化物膜，其形成在所述凹陷部的內表面上；

柵電極，其形成在所述柵極氧化物膜上，并且在所述凹陷部內位于所述凹陷部的較低部分處；以及

覆蓋膜，其形成在所述柵電極上并且填充所述凹陷部。

10.一種半導體器件的制造方法，所述方法包括：

提供包括單元區域和外圍區域的半導體基板；

在所述單元區域中的半導體基板上形成掩模圖案；

蝕刻所述掩模圖案以形成使所述半導體基板露出的位線觸點孔；

在所述位線觸點孔內形成導電圖案；

在所述導電圖案上形成導電層；以及

蝕刻所述導電層和所述導電圖案以限定寬度大致相同的位線和位線觸點插塞。

11.根據權利要求10所述的方法，還包括：

在所述單元區域的掩模圖案和所述外圍區域的半導體基板上形成第一多晶硅層。

12.根據權利要求11所述的方法，其中，

所述導電圖案通過蝕刻設置在所述單元區域的掩模圖案上的所述第一多晶硅層來形成。

13.根據權利要求10所述的方法，還包括：

在所述位線觸點孔的側壁上形成間隔物，所述間隔物包括位于所述位線觸點孔的側壁處的氧化物膜、氮化物膜以及包括氧化物膜和氮化物膜的疊層結構中的任意一者。

14.根據權利要求10所述的方法，還包括：

在所述單元區域和所述外圍區域上形成第二多晶硅層；以及

移除所述單元區域中的第二多晶硅層的預定厚度。

15.根據權利要求10所述的方法，其中，

所述掩模圖案包括氧化物、氮化物、或者氧化物及氮化物。

16.根據權利要求10所述的方法，其中，

所述掩模圖案形成為厚度在至的范圍內。

17.根據權利要求10所述的方法，其中，

所述位線包括：形成在所述位線觸點插塞上的阻擋金屬層、形成在所述阻擋金屬層上的位線導電層、以及形成在所述位線導電層上的硬掩模層。