[發明專利]半導體裝置

無效

• 申請號: 201010267828.5
• 申請日: 2010-08-30
• 公開（公告）號: CN102044565A
• 公開（公告）日: 2011-05-04
• 發明（設計）人: 中田和成;楢崎敦司;本田成人;本并薰
• 申請（專利權）人: 三菱電機株式會社
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/10
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 閆小龍;徐予紅

技術領域

本發明涉及一種半導體裝置，尤其涉及具有溝槽柵極結構的功率用半導體裝置。

背景技術

作為在功率放大電路或電源電路等的開關單元中使用的半導體裝置，公知有例如功率MISFET(Metal?Insulator?Semiconductor?Field?EffectTransistor)等的具有高電壓元件的半導體裝置。另外，在功率MISFET中，公知有被稱為“縱式”和“橫式”的功率MISFET。進而，在“縱式”中，也公知有被稱為溝槽柵極結構的功率MISFET。

在此，MISFET是指在溝道形成區域(半導體)和柵極電極之間插入了柵極絕緣膜的絕緣柵型場效應晶體管。此外，柵極絕緣膜由氧化硅膜構成的，通常被稱為MOSFET(Metal?Oxide?Semiconductor?Field?EffectTransistor)。

另外，電流在半導體襯底的厚度方向流動的是“縱式”，電流在半導體襯底的表面方向流動的是“橫式”。

另外，在源極區域和漏極區域之間的溝道形成區域，形成電子的溝道的是“n型”，形成空穴的溝道的是“p型”。

另外，溝槽柵極結構是指，在設置于半導體襯底的主面的槽的內部，隔著柵極絕緣膜設置有柵極電極的柵極電極結構。

在溝槽柵極結構的MOSFET中，對于每一代單元(cell)的微細化不斷發展(例如，參照專利文獻1)。使單元微細化，由此，能夠使每單位面積的溝道區域增加，因而使導通電阻降低，能夠降低導通時的損失。

在考慮專利文獻1披露的n型MOSFET的情況下，當將n+源極區域和p+接觸區域配置成條紋狀時，在p+區域不形成溝道。因此，導通電阻的降低受到限制。

作為解決上述問題的技術，例如，存在專利文獻2所涉及的技術。在專利文獻2所涉及的技術中，除了溝槽柵極結構，接觸部也做成溝槽結構(以后，在本申請的說明書中，稱為溝槽式接觸結構)。由此，在同一設計規則下，能夠提高每單位面積的溝道密度，實現低導通電阻。

專利文獻1：日本特開2001-15743號公報

專利文獻2：日本特開2009-81323號公報

在具有溝槽柵極結構以及溝槽式接觸結構的半導體裝置中，期望維持低導通電阻的同時，使單元的微細化進一步發展。另外，在具有溝槽柵極結構以及溝槽式接觸結構的半導體裝置中，當對源極電極實施引線接合處理時，往往在柵極源極間引起電氣短路。因此，期望抑制柵極源極間的電氣短路的同時，使單元的微細化進一步發展。

發明內容

因此，本發明的目的在于提供一種具有溝槽柵極結構以及溝槽式接觸結構的半導體裝置，能夠實現低導通電阻的同時使單元的尺寸極小。

另外，本發明的目的在于提供一種具有溝槽柵極結構以及溝槽式接觸結構的半導體裝置，能夠抑制柵極源極間發生電氣短路的同時，使單元的尺寸極小。

為了實現上述目的，本發明的技術方案1的半導體裝置具有：基極層，具有第一導電型；源極層，形成在所述基極層上，并且具有第二導電型；絕緣膜，形成在所述源極層上；多個柵極結構，貫通所述基極層；多個導電部，貫通所述絕緣膜以及所述源極層，并且與所述源極層以及所述基極層電連接；以及源極電極，形成在所述絕緣膜上，并且與所述導電部電連接，所述柵極結構在俯視圖中形成為條紋狀，所述導電部與所述基極層連接的部分在俯視圖中在所述柵極結構間與該柵極結構隔開，與該柵極結構的所述條紋狀的方向平行地形成，所述柵極結構和所述導電部之間的所述源極層和所述基極層接觸的部分的尺寸為0.36μm以上且0.43μm以下。

另外，本發明的技術方案2的半導體裝置具有：基極層，具有第一導電型；源極層，形成在所述基極層上，并且具有第二導電型；絕緣膜，形成在所述源極層上；多個柵極結構，貫通所述基極層；多個導電部，貫通所述絕緣膜以及所述源極層，并且與所述源極層以及所述基極層電連接；以及源極電極，形成在所述絕緣膜上，并且與所述導電部電連接，所述柵極結構在俯視圖中形成為條紋狀，所述導電部與所述基極層連接的部分在俯視圖中在所述柵極結構間與該柵極結構隔開，在該柵極結構的所述條紋狀的方向上排列形成為島狀，在所述導電部與所述基極層不連接的區域中的所述柵極結構間的所述源極層和所述基極層接觸的部分的尺寸為0.36μm以上。