[發明專利]可重新配置處理器集合的處理器陣列

無效

• 申請號: 201010266733.1
• 申請日: 2010-08-30
• 公開（公告）號: CN101908032A
• 公開（公告）日: 2010-12-08
• 發明（設計）人: 陳容;吳桂清;王衛平
• 申請（專利權）人: 湖南大學
• 主分類號: G06F13/40
• 分類號: G06F13/40;G06F9/38
• 代理公司: 長沙市融智專利事務所 43114
• 代理人: 黃美成

技術領域

本發明涉及一種可重新配置處理器集合的處理器陣列，該可重新配置處理器集合的處理器陣列是一種多核心(Multi-core)的可重新配置的(Reconfigurable)處理器結構。所述可重新配置處理器集合的處理器陣列可以作為多核心的數字信號處理器(DSP)。

技術背景

數字通信尤其是無線通信的快速發展對數字信號處理器的能力提出了越來越高的要求，同時數字應用的多樣性對數字信號處理器的硬件提出了動態變化的要求。多核心處理器提供了很好的并行處理能力，數字信號處理多是并行處理，所以數字信號處理器越來越多的采用多核心處理器的架構。數字通信尤其是無線通信技術的發展總是大大超過處理器硬件能力的發展。為了適應數字通信技術的快速演進，多態硬件可以根據應用提供動態變化的硬件結構，從而提供動態的處理能力。為了同時滿足數字應用高速化和多樣化的需求，需要一種既可以提供高速的并行處理能力，又能動態配置硬件結構的處理器平臺。

發明內容

本發明的目的是提出一種可重新配置處理器集合的處理器陣列，本發明的處理器陣列是建立在結合并行處理結構和多態硬件結構的基礎上的，是一個可以同時滿足并行處理和可重新配置硬件的多核心處理器平臺。

本發明的技術解決方案如下：

一種可重新配置處理器集合的處理器陣列，包括多個處理器集合，處理器集合之間通過全局總線和全局總線交換單元相互連接；處理器集合包括一個主處理器和零個或零個以上從處理器，對于零個以上從處理器的情況，在每一個處理器集合中，主處理器通過局部總線與局部總線交換單元連接，多個從處理器均連接到局部總線交換單元，局部總線交換單元之間通過局部總線連接；數據讀總線把一個處理器集合中的所有從處理器串聯成一個隊列，隊列尾部連接到主處理器；寄存器通信總線把一個處理器集合中的所有從處理器連接成一個雙向拓撲環；

對于處理器集合包括零個以上從處理器的情況，從處理器與局部總線交換單元相連的總線有：指令總線、數據寫總線、數據讀總線和寄存器通信總線，每一個從處理器配置有多個延遲匹配單元，延遲匹配單元由多個單位延遲、一個配置寄存器和一個復用選擇器組成，多個單位延遲依次串接，每一個單位延遲和配置寄存器的輸出端均接到復用選擇器的輸入端，配置寄存器存儲延遲的具體大??；在從處理器的指令總線輸入端、數據寫總線輸入端、數據讀總線輸出端、寄存器通信總線左輸入端和寄存器通信總線右輸入端均設置一個延遲匹配單元；

局部總線交換單元中的指令總線交換單元的結構為：包括一個交換控制模塊和6個復用選擇器，交換控制模塊控制復用選擇器的選擇關系；復用選擇器分為兩種，第一種復用選擇器用于與從處理器連接，各有三個輸入端口，第一個端口連接到本局部總線交換單元所屬的主處理器的指令總線輸入端，第二端口連接到來自上邊相鄰局部總線交換單元的指令總線輸入端，第三端口連接到來自下邊相鄰局部總線交換單元的指令總線輸入端；每一個第一種復用選擇器需要2比特控制信息，根據控制信息分別選擇輸出3種總線輸入；

第二種復用選擇器用于與局部總線交換單元連接，具有2個輸入端，需要1比特控制信息；

局部總線交換單元中的數據總線交換單元包括數據寫總線、數據寫總線交換控制模塊、數據寫總線復用選擇器、數據讀總線、數據讀總線交換控制模塊和數據讀總線復用選擇器；

數據寫總線的通信模式為廣播模式，數據寫總線交換控制模塊控制數據寫總線復用選擇器選擇關系；

數據讀總線的通信為分布模式或選擇模式，分布模式為處理器集合中的各從處理器按照時間順序依次向主處理器發送數據，選擇模式為只選擇一個從處理器發送數據到主處理器；數據讀總線交換控制模塊控制數據讀總線復用選擇器的選擇關系。

所述的局部總線交換單元中具有寄存器通信總線，寄存器通信總線將處理器集合中的所有從處理器連成一個雙向拓撲環，從處理器與在雙向拓撲環中左右相鄰的從處理器進行寄存器間的通信；

寄存器通信總線的交換單元的包括1個寄存器通信總線交換控制模塊和10個交換單元復用選擇器，寄存器通信總線交換控制模塊控制10交換單元復用選擇器的選擇關系。

有益效果：