[發(fā)明專利]可重新配置處理器集合的處理器陣列

無效

• 申請(qǐng)?zhí)枺?/td>: 201010266733.1
• 申請(qǐng)日: 2010-08-30
• 公開（公告）號(hào): CN101908032A
• 公開（公告）日: 2010-12-08
• 發(fā)明（設(shè)計(jì)）人: 陳容;吳桂清;王衛(wèi)平
• 申請(qǐng)（專利權(quán)）人: 湖南大學(xué)
• 主分類號(hào): G06F13/40
• 分類號(hào): G06F13/40;G06F9/38
• 代理公司: 長沙市融智專利事務(wù)所 43114
• 代理人: 黃美成

1.一種可重新配置處理器集合的處理器陣列，其特征在于：

處理器陣列包括多個(gè)處理器集合，處理器集合之間通過全局總線和全局總線交換單元相互連接；處理器集合包括一個(gè)主處理器和零個(gè)或零個(gè)以上從處理器，對(duì)于零個(gè)以上從處理器的情況，在每一個(gè)處理器集合中，主處理器通過局部總線與局部總線交換單元連接，多個(gè)從處理器均連接到局部總線交換單元，局部總線交換單元之間通過局部總線連接；數(shù)據(jù)讀總線把一個(gè)處理器集合中的所有從處理器串聯(lián)成一個(gè)隊(duì)列，隊(duì)列尾部連接到主處理器；寄存器通信總線將一個(gè)處理器集合中的所有從處理器連接成一個(gè)雙向拓?fù)洵h(huán)；

對(duì)于處理器集合包括零個(gè)以上從處理器的情況，從處理器與局部總線交換單元相連的總線有：指令總線、數(shù)據(jù)寫總線、數(shù)據(jù)讀總線和寄存器通信總線，每一個(gè)從處理器配置有多個(gè)延遲匹配單元，延遲匹配單元由多個(gè)單位延遲、一個(gè)配置寄存器和一個(gè)復(fù)用選擇器組成，多個(gè)單位延遲依次串接，每一個(gè)單位延遲和配置寄存器的輸出端均接到復(fù)用選擇器的輸入端，配置寄存器存儲(chǔ)延遲的具體大??；在從處理器的指令總線輸入端、數(shù)據(jù)寫總線輸入端、數(shù)據(jù)讀總線輸出端、寄存器通信總線左輸入端和寄存器通信總線右輸入端均設(shè)置一個(gè)延遲匹配單元；

局部總線交換單元中的指令總線交換單元的結(jié)構(gòu)為：包括一個(gè)交換控制模塊和6個(gè)復(fù)用選擇器，交換控制模塊控制復(fù)用選擇器的選擇關(guān)系；復(fù)用選擇器分為兩種，第一種復(fù)用選擇器用于與從處理器連接，各有三個(gè)輸入端口，第一個(gè)端口連接到本局部總線交換單元所屬的主處理器的指令總線輸入端，第二端口連接到來自上邊相鄰局部總線交換單元的指令總線輸入端，第三端口連接到來自下邊相鄰局部總線交換單元的指令總線輸入端；每一個(gè)第一種復(fù)用選擇器需要2比特控制信息，根據(jù)控制信息分別選擇輸出3種總線輸入；

第二種復(fù)用選擇器用于與局部總線交換單元連接，具有2個(gè)輸入端，需要1比特控制信息；

局部總線交換單元中的數(shù)據(jù)總線交換單元包括數(shù)據(jù)寫總線、數(shù)據(jù)寫總線交換控制模塊、數(shù)據(jù)寫總線復(fù)用選擇器、數(shù)據(jù)讀總線、數(shù)據(jù)讀總線交換控制模塊和數(shù)據(jù)讀總線復(fù)用選擇器；

數(shù)據(jù)寫總線的通信模式為廣播模式，數(shù)據(jù)寫總線交換控制模塊控制數(shù)據(jù)寫總線復(fù)用選擇器選擇關(guān)系；

數(shù)據(jù)讀總線的通信為分布模式或選擇模式，分布模式為處理器集合中的各從處理器按照時(shí)間順序依次向主處理器發(fā)送數(shù)據(jù)，選擇模式為只選擇一個(gè)從處理器發(fā)送數(shù)據(jù)到主處理器；數(shù)據(jù)讀總線交換控制模塊控制數(shù)據(jù)讀總線復(fù)用選擇器的選擇關(guān)系。

2.根據(jù)權(quán)利要求1所述的可重新配置處理器集合的處理器陣列，其特征在于：所述的局部總線交換單元中具有寄存器通信總線，寄存器通信總線將處理器集合中的所有從處理器連成一個(gè)雙向拓?fù)洵h(huán)，從處理器與在雙向拓?fù)洵h(huán)中左右相鄰的從處理器進(jìn)行寄存器間的通信；

寄存器通信總線的交換單元的包括1個(gè)寄存器通信總線交換控制模塊和10個(gè)交換單元復(fù)用選擇器，寄存器通信總線交換控制模塊控制10交換單元復(fù)用選擇器的選擇關(guān)系。