[發明專利]一種用于集成電路的具有控制電路的ESD保護電路

無效

• 申請號: 201010264747.X
• 申請日: 2010-08-27
• 公開（公告）號: CN101944530A
• 公開（公告）日: 2011-01-12
• 發明（設計）人: 張波;樊航;蔣苓利;韓山明;劉娟
• 申請（專利權）人: 電子科技大學
• 主分類號: H01L27/04
• 分類號: H01L27/04
• 代理公司: 電子科技大學專利中心 51203
• 代理人: 葛啟函

技術領域

本發明屬于電子技術領域，涉及半導體集成電路芯片的靜電釋放(ElectroStatic?Discharge，簡稱為ESD)保護電路設計技術，尤指一種用單個控制電路來控制多個保護器件，使保護器件能夠及時有效地泄放ESD電流，同時還能節約控制電路所占的硅片面積。

背景技術

隨著集成電路(Integrated?Circuit，簡稱IC)中器件尺寸的減小，器件的結深越來越淺，柵氧化層越來越薄，并且具有輕摻雜漏(LDD)結構，這些改變使得集成電路更容易被靜電放電損毀。因此，芯片中必須加入保護電路以防止IC的電路或器件被ESD損壞。

目前在CMOS工藝中最常用的是保護方法是用一對互補的GGNMOS(Gate-Grounded?NMOS)和GDPMOS(Gate-VDD?PMOS)做I/O?PAD與電源線之間的ESD保護，用一個GGNMOS做電源線VDD與VSS之間的ESD鉗位電路，如圖1所示。I/O?PAD的保護原理與電源線之間的保護原理是一樣的，但是由于位置不同，它們設計的具體要求有所不同。

在亞微米以及深亞微米工藝下，器件的抗ESD能力下降，為了提高CMOS?IC對ESD的防護能力，保護器件的尺寸會被做的很大(一般是指器件的寬度做的很大)，利用大尺寸來提高電流泄放能力。大尺寸的器件在布局上常常畫成多指狀(multi-finger)，這樣有利于電路的布局，例如一個NMOS器件的寬長比W/L為1000μm/0.5μm，如果畫成10個finger，則每個finger的W/L為100μm/0.5μm即可，然后并聯在一起。NMOS在ESD發生時的I-V曲線示意圖如圖2所示，V_t1為NMOS的觸發電壓，V_h為維持電壓，V_t2和I_t2分別為二次擊穿電壓和二次擊穿電流。在漏端電壓高于V_t1時，NMOS即進入負阻區，并導致漏端電壓下降。由于實際的集成電路制作工藝的偏差，這10根finger的NMOS不可能做得完全一致，并且，ESD放電是一種高電壓、大電流、瞬態的情況，會導致所有并聯的NMOS中只有幾個finger先導通并進入負阻區從而使漏端電壓下降，這會導致其他并聯的NMOS由于漏端電壓不夠而無法開啟。只有當漏端電壓再次大于Vt1時，未開啟的NMOS才會開啟。但如果V_t1＞V_t2(如圖2中所示)，則在所有NMOS開啟前已開啟的NMOS就因發生二次擊穿而損壞，因此，此時器件的總的ESD電流防護能力只相當于只有這幾個導通的finger的防護能力，而不是所有并聯NMOS的防護能力的總和。而如果使Vt1降低至V_t1＜V_t2，則上述問題可以避免，多指結構可以均勻的開啟。

降低Vt1的另一個目的在于：對用于ESD鉗位的MOS，由于其與被保護器件是并聯關系，因此除了要求它在ESD現象發生時自己不被ESD電流損壞，同時還要求它能夠保護IC內部電路能夠正常工作而不被ESD損壞。為了提高該ESD?MOS的抗ESD能力，通常該器件在布局上不能采用最小間距。而由于IC內部電路的器件通常采用最小間距，這就導致由于與ESD?MOS相并聯的內部電路器件因為具有最小間距會先崩潰導通，使得ESD?MOS器件不能有效的保護內部電路。因此，降低ESD?MOS的V_t1將使得對內部電路的保護效果更好。

我們可以通過柵極耦合(gate?couple)技術來實現V_t1的降低，從而達到器件均勻開啟和提高器件抗ESD能力的目的。圖3是一互補式柵極耦合ESD防護電路的示意圖。圖中的C_n、C_p，C_pc可以用集成電路工藝中的相關工藝實現，也可以直接用MOS的漏-柵寄生電容實現。其保護原理如下：在I/O?PAD上相對于VSS出現一正的ESD電位時，由于電容的耦合作用，器件NMOS1的柵端將耦合一個正電位，使NMOS1開啟并泄放ESD電流；在I/O?PAD上相對于VSS出現一負的ESD電位時，ESD電流可通過NMOS1的寄生二極管正向導通泄放；在I/O?PAD上相對于VDD出現一負的ESD電位時，由于電容的耦合作用，器件PMOS1的柵端將耦合一個負電位，使PMOS1開啟并泄放ESD電流；在I/O?PAD上相對于VDD出現一正的ESD電位時，ESD電流可通過PMOS1的寄生二極管正向導通泄放。