[發明專利]制造半導體器件的方法

有效

• 申請號: 201010263295.3
• 申請日: 2010-08-19
• 公開（公告）號: CN102376571A
• 公開（公告）日: 2012-03-14
• 發明（設計）人: 孫武;張海洋
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/335
• 分類號: H01L21/335;H01L21/28
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;顧珊

技術領域

本發明涉及半導體制造工藝，特別涉及一種半導體器件間隙壁的制作方法。

背景技術

在半導體器件微型化、高密度化、高速化、高可靠化和系統集成化等需求的推動下，半導體器件的最小特征關鍵尺寸不斷縮小。由此而引起柵極結構之間的間距也不斷縮小，這會導致隨后柵極結構和襯底上形成的金屬間介電層(ILD)不能很好地填充相鄰柵極結構之間的間隙。

圖1A為現有的MOS晶體管的剖視圖。現有的MOS晶體管100通常包含襯底101。在襯底101中形成有源極102A以及與源極102A通過溝道區域103互相分開的漏極102B。通常，MOS晶體管100還包含淺摻雜區(LDD)104A和104B。淺摻雜區104A和104B分別與源極102A和漏極102B相鄰。在溝道區域103上形成有柵極結構107，柵極結構107包括柵氧化物層和柵極材料層(未示出)。在柵極結構107的側壁上形成有間隙壁108A和108B。在間隙壁108A和108B與柵極結構107的側壁之間為偏移間隙壁(offset?spacer)109A和109B。MOS晶體管100的裸露硅表面上形成有自對準金屬硅化物層105，以降低源極、漏極和柵極結構的薄層電阻(sheet?resistance)，所述裸露硅表面包括源極、漏極和柵極結構的上表面。

在現有的MOS制造技術中，通常使用淺摻雜技術和間隙壁結構，以使源/漏極與淺摻雜區具有不同的摻雜濃度。接著，在已經制造了間隙壁的前端器件結構上形成介電層，用來隔離晶體管與之后形成的金屬互連層，并在介電層中形成接觸孔等。在65nm或更小尺寸的技術中，為了增大相鄰柵極結構之間的間隙，提高隨后沉積的介電層的填充能力，需要在沉積介電層之前移除間隙壁。由于該移除過程可能會損壞鄰近的結構，例如，金屬硅化物層、柵極結構以及襯底，因此移除間隙壁在半導體制造工藝中是很關鍵的一步。圖1B是現有技術中在移除間隙壁結構后器件的剖視圖。如圖1B所示，將間隙壁108A和108B去除，在柵極結構107的側壁上留下偏移間隙壁109A和109B。

偏移間隙壁的材料通常是低溫氧化物(LTO)，而形成間隙壁層的步驟則包括先形成一層較薄的氧化物層，然后再形成一層主要的間隙壁材料層，該層的材料通常為氮化硅。此時，間隙壁結構(偏移間隙壁+間隙壁層)為氧化物-氧化物-氮化物型(LTO-Oxide-SiN，OON)，因此可以利用高選擇比的干法刻蝕，去除氮化硅層，而使刻蝕停止在氧化物層中。

然而，對于某些工藝技術來說，偏移間隙壁包括氧化物層和氮化硅層。因此，間隙壁結構為氧化物-氮化物-氧化物-氮化物型(Oxide-SiN-Oxide-SiN，ONON)。這時，如果仍利用常規技術中通常采用的高選擇比的刻蝕工藝，則刻蝕后會在柵極結構兩側留下孤立的墻，如圖2所示。選擇性刻蝕僅能去除氮化物，但不能去除氧化物，因此對于復雜的間隙壁結構，刻蝕后柵極結構202兩側會分別留下間隙壁層中的氧化層203和偏移間隙壁中的氧化層204。

因此，急需一種能去除各種間隙壁結構，并且能有效減少金屬硅化物層的損失的方法，從而使相鄰柵極結構之間的間隙增大，以提高隨后沉積的介電層的填充能力。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

為了解決現有技術無法去處各種間隙壁結構的問題，本發明提出一種制造半導體器件的方法，所述方法包括下列步驟：提供襯底，所述襯底上形成有柵極結構和所述柵極結構兩側的間隙壁結構；以及通入同向的、無選擇比的刻蝕氣體對所述間隙壁結構進行刻蝕，以去除所述間隙壁結構，其中，所述刻蝕過程中反應腔室的壓力為110-200毫托，源功率為400-800W。

優選地，在所述襯底中所述柵極結構兩側還形成有源極和漏極，并且在所述源極、所述漏極和所述柵極結構的上方形成有金屬硅化物。

優選地，所述間隙壁結構包括至少一層氧化物層和/或至少一層氮化物層。

優選地，所述刻蝕氣體包括CF₄、CHF₃、CH₂F₂、NF₃中的至少一種以及O₂。

優選地，所述刻蝕氣體包括CF₄和O₂。