[發明專利]半導體器件及其制造方法

有效

• 申請號: 201010254675.0
• 申請日: 2010-08-11
• 公開（公告）號: CN101996997A
• 公開（公告）日: 2011-03-30
• 發明（設計）人: 舛岡富士雄;中村廣記
• 申請（專利權）人: 日本優尼山帝斯電子株式會社
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L21/8238
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 鄭小軍;馮志云

技術領域

本發明涉及一種半導體器件及其制造方法。

本申請是根據2009年8月11日所申請的日本發明專利申請2009-186518號、及2009年12月28日所申請的日本發明專利申請2009-297210號。本說明書中，是參照上述申請的說明書、權利要求、附圖整體并予以納入。

背景技術

半導體器件中，尤以使用MOS晶體管的集成電路已朝高集成化邁進。隨著半導體集成電路的高集成化，集成電路中所使用的MOS晶體管，其微細化也進展至納米(nano)領域。當構成數字電路的基本電路的反相器(inverter)電路的MOS晶體管的微細化進展時，漏電(leak)電流的抑制會變得困難，而產生熱載流子(hot?carrier)效應，導致可靠度的降低。此外，由于確保所需電流量的要求，故無法將電路的占有面積縮小。為了解決此種問題，乃提出一種將源極、柵極、漏極相對于襯底呈垂直方向配置，由柵極包圍島狀半導體層的構造的環繞式柵極晶體管(Surrounding?Gate?Transistor，SGT)，且提出一種使用SGT的CMOS反相器電路(例如S.Watanabe、K.Tsuchida、D.Takashima、Y.Oowaki、A.Nitayama、K.Hieda、H.Takato、K.Sunouchi、F.Horiguchi、K.Ohuchi、F.Masuoka、H.Hara、“A?Novel?CircuitTechnology?with?Surrounding?Gate?Transistors(SGT’s)for?Ultra?High?DensityDRAM’s”(一種使用SGT的超高密度DRAM的新型電路技術)、IEEE?JSSC、第30卷、第.9期、1995年.)。

反相器是由pMOS晶體管與nMOS晶體管所構成。由于空穴的移動度為電子的移動度的一半，因此在反相器電路中，pMOS晶體管的柵極寬度，需設為nMOS晶體管的柵極寬度的2倍。因此，以往使用SGT的CMOS反相器電路是由2個pMOS?SGT與1個nMOS?SGT所構成。即，以往使用SGT的CMOS反相器電路需有共計為3個島狀半導體。

發明內容

因此，本發明的目的是提供一種由使用高集成的SGT的CMOS反相器電路所構成的半導體器件。

(解決問題的手段)

本發明的第1實施方式的半導體器件，發揮作為反相器功能，具有：

第1島狀半導體層；

第2半導體層；

柵極電極，至少一部分配置于所述第1島狀半導體層與所述第2半導體層之間；

第1柵極絕緣膜，至少一部分配置于所述第1島狀半導體層與所述柵極電極之間，且與所述第1島狀半導體層周圍的至少一部分接觸，并且與所述柵極電極的一面接觸；

第2柵極絕緣膜，配置于所述第2半導體層與所述柵極電極之間，且與所述第2半導體層接觸，并且與所述柵極電極的另一面接觸；

第1個第1導電型高濃度半導體層，配置于所述第1島狀半導體層的上部；

第2個第1導電型高濃度半導體層，配置于所述第1島狀半導體層的下部，且具有與所述第1導電型高濃度半導體層相同極性；

第1個第2導電型高濃度半導體層，配置于所述第2半導體層的上部，且具有與所述第1導電型高濃度半導體層相反極性；及

第2個第2導電型高濃度半導體層，配置于所述第2半導體層的下部，且具有與所述第1導電型高濃度半導體層相反極性。

此時，本發明的半導體器件，也可為，具備第1晶體管與第2晶體管；

所述第1晶體管由以下所構成：

所述第1島狀半導體層；

所述第1柵極絕緣膜；

所述柵極電極；

所述第1個第1導電型高濃度半導體層；及

所述第2個第1導電型高濃度半導體層；

所述第2晶體管由以下所構成：

所述柵極電極；

所述第2柵極絕緣膜；

所述第2半導體層；

所述第1個第2導電型高濃度半導體層；及

所述第2個第2導電型高濃度半導體層。

此時，所述第2半導體層也可為圓弧柱狀半導體層。

此時，所述第2半導體層也可為矩形柱狀半導體層。

此時，所述第1島狀半導體層也可為角柱形狀。

此時，所述第2半導體層也可為圓柱狀半導體層。

此時，本發明的半導體器件也可還具備：

第3個第1導電型高濃度半導體層，配置于所述第2個第1導電型高濃度半導體層與所述第2個第2導電型高濃度半導體層的下部；