[發明專利]減小半導體器件中通孔尺寸的方法

有效

• 申請號: 201010251339.0
• 申請日: 2010-08-10
• 公開（公告）號: CN102376626A
• 公開（公告）日: 2012-03-14
• 發明（設計）人: 符雅麗;張海洋
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;G03F7/00;G03F7/09
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;徐丁峰

技術領域

本發明涉及半導體制造工藝，特別涉及減小半導體器件中通孔尺寸的方法。

背景技術

集成電路制造工藝是一種平面制作工藝，其結合光刻、刻蝕、沉積、離子注入等多種工藝，在同一襯底上形成大量各種類型的復雜器件，并將其互相連接以具有完整的功能。

為了在兩層以上的導電層中形成互連線，半導體制作過程中常需要制作大量的通孔。隨著半導體制造技術推進到更加先進的深亞微米技術，半導體金屬布線的層數越來越多，相應的通孔刻蝕工藝步驟也越來越多，并且通孔的尺寸隨著器件設計尺寸的減小也逐步減小。以DRAM(動態隨機存儲器)制造為例，存儲量由4M發展到512M時，設計規則由1μm縮小到0.16μm，其中通孔的尺寸也從0.8μm下降到0.25μm。通孔尺寸越小，刻蝕的難度也越來越大，而通孔的形成質量對于電路的性能影響很大，尤其對于65nm以下工藝，如果其工藝結果出現偏差，將會導致電路的電性能變差，嚴重時器件將不能正常工作。

現有的工藝中，形成半導體器件中的通孔的方法如圖1A至1B所示。

如圖1A所示，首先在襯底101上沉積一層刻蝕停止層102，在刻蝕停止層102上沉積介質層103，該層要求為低k(介電常數)的介質材料層。在介質層103的表面形成硬掩膜層104，在硬掩膜層104的表面形成底部抗反射層105，然后在該底部抗反射層105的表面涂敷一層光刻膠層，通過曝光顯影方法形成具有圖案的光刻膠層106。

如圖1B所示，以光刻膠層106為掩膜，依次刻蝕底部抗反射層105、硬掩膜層104和介質層103，直到刻蝕停止層102為止，形成通孔107。其中，在刻蝕硬掩膜層104時，硬掩膜層104的刻蝕工藝完成后即換另外一種氣體以刻蝕下方的介質層103。最后采用灰化工藝去除光刻膠層106和底部抗反射層105。

為了減小通孔的尺寸，傳統的工藝中一般通過減小光刻膠層的開口圖案來達到目的。例如專利號為03102525.0的專利公開了一種通過雙層光刻膠的二次曝光形成微細圖案的方法，其缺點在于不能利用傳統設備并且工藝復雜；專利號為200310124851.9的專利公開了一種形成微細圖案的方法，其缺點在于必須采用新設備并增加工藝步驟而且難以精確控制光刻膠圖案的關鍵尺寸。因此，需要一種新的方法，既能夠減小半導體器件中通孔尺寸，又不會因為增加工藝步驟或需要采用新設備而使生產成本增加。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明提供了一種形成通孔的方法，包括：(a)提供前端器件結構，所述前端器件結構上具有層間介質層，所述層間介質層上具有硬掩膜層，所述硬掩膜層上形成有具有開口圖案的光刻膠層，所述開口圖案的尺寸L大于設定的通孔目標值D；(b)以所述光刻膠層為掩膜，刻蝕所述硬掩膜層，將所述開口圖案轉移到所述硬掩膜層，直至露出部分所述層間介質層；(c)以所述光刻膠層為掩膜，采用與步驟(b)相同的刻蝕條件對所述硬掩膜層進行刻蝕，刻蝕時間＝A×(L-D)，其中A為一系數；和(d)以所述光刻膠層為掩膜，刻蝕所述層間介質層，以形成尺寸為所述目標值的通孔。

優選地，其中A在1秒/納米至2秒/納米之間。

優選地，還包括：在所述前端器件結構和所述層間介質層之間還具有刻蝕停止層。

優選地，還包括：所述硬掩膜層和所述光刻膠層之間還具有抗反射層，并在實施步驟(a)之后且在實施步驟(b)之前，以所述光刻膠層為掩膜刻蝕所述抗反射層，直至露出下方的所述硬掩膜層。

優選地，所述抗反射層是底部抗反射層或者包括形成于所述硬掩膜層上的第一底部抗反射層、形成于所述第一底部抗反射層上面的低溫氧化層以及形成于所述低溫氧化層上面的第二底部抗反射層。

優選地，(c)步驟的所述刻蝕時間為1～15秒。

優選地，所述硬掩膜層采用的材料為二氧化硅。

優選地，刻蝕所述硬掩膜層的方法為干法刻蝕，且采用的刻蝕氣體為包含CHF₃與氧氣的混合氣體或者包含CH₂F₂與氧氣的混合氣體。

優選地，所述氧氣的流速為10～25sccm。

優選地，所述氧氣在所述混合氣體中所占的體積比為5％～20％。