[發明專利]減小半導體器件中通孔尺寸的方法

有效

• 申請號: 201010251339.0
• 申請日: 2010-08-10
• 公開（公告）號: CN102376626A
• 公開（公告）日: 2012-03-14
• 發明（設計）人: 符雅麗;張海洋
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;G03F7/00;G03F7/09
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;徐丁峰

1.一種減小半導體器件中通孔尺寸的方法，包括：

(a)提供前端器件結構，所述前端器件結構上具有層間介質層，所述層間介質層上具有硬掩膜層，所述硬掩膜層上形成有具有開口圖案的光刻膠層，所述開口圖案的尺寸L大于設定的通孔目標值D；

(b)以所述光刻膠層為掩膜，刻蝕所述硬掩膜層，將所述開口圖案轉移到所述硬掩膜層，直至露出部分所述層間介質層；

(c)以所述光刻膠層為掩膜，采用與步驟(b)相同的刻蝕條件對所述硬掩膜層進行刻蝕，刻蝕時間＝A×(L-D)，其中A為一系數；和

(d)以所述光刻膠層為掩膜，刻蝕所述層間介質層，以形成尺寸為所述目標值的通孔。

2.如權利要求1所述的方法，其中A在1秒/納米至2秒/納米之間。

3.如權利要求1所述的方法，還包括：

在所述前端器件結構和所述層間介質層之間還具有刻蝕停止層。

4.如權利要求1所述的方法，還包括：

所述硬掩膜層和所述光刻膠層之間還具有抗反射層，并在實施步驟(a)之后且在實施步驟(b)之前，以所述光刻膠層為掩膜刻蝕所述抗反射層，直至露出下方的所述硬掩膜層。

5.如權利要求4所述的方法，其特征在于，所述抗反射層是底部抗反射層或者包括形成于所述硬掩膜層上的第一底部抗反射層、形成于所述第一底部抗反射層上面的低溫氧化層以及形成于所述低溫氧化層上面的第二底部抗反射層。

6.如權利要求1所述的方法，其特征在于，(c)步驟的所述刻蝕時間為1～15秒。

7.如權利要求1所述的方法，其特征在于，所述硬掩膜層采用的材料為二氧化硅。

8.如權利要求7所述的方法，其特征在于，刻蝕所述硬掩膜層的方法為干法刻蝕，且采用的刻蝕氣體為包含CHF₃與氧氣的混合氣體或者包含CH₂F₂與氧氣的混合氣體。

9.如權利要求8所述的方法，其特征在于，所述氧氣的流速為10～25sccm。

10.如權利要求8所述的方法，其特征在于，所述氧氣在所述混合氣體中所占的體積比為5％～20％。

11.如權利要求1所述的方法，還包括，

在實施步驟(a)之后且在實施步驟(b)之前，對所述具有開口圖案的光刻膠層進行等離子放電處理，所述等離子放電處理為先采用包含N₂和H₂的混合氣體進行第一放電處理再單獨采用N₂進行第二放電處理。

12.如權利要求11所述的方法，其特征在于，在所述第一放電處理中，所述混合氣體中N₂的流速為10～100sccm，H₂的流速為50～200sccm，放電功率為200～1000W，放電時間為10～25秒。

13.如權利要求11所述的方法，其特征在于，在所述第二放電處理中，所述N₂的流速為20～100sccm，放電功率為200～500W，放電時間為10～25秒。