[發明專利]在多模總線的多引腳傳輸數據的方法及裝置

有效

• 申請號: 201010250701.2
• 申請日: 2007-06-01
• 公開（公告）號: CN101894089A
• 公開（公告）日: 2010-11-24
• 發明（設計）人: 李俊毅;張坤龍;洪俊雄;郭玉蘭
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: G06F13/38
• 分類號: G06F13/38
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 夏青;韓宏

本申請是申請號為200710106554.X、申請日為2007年6月1日、發明名稱為“在多模總線的多引腳傳輸數據的方法及裝置”的中國發明專利申請的分案申請。

相關申請

本申請要求于2006年6月2日所申請的美國臨時申請No.60/803,782與2006年7月6日所申請的美國臨時申請No.60/806,704的優先權。

技術領域

本發明涉及串行外設接口(SPI)總線，其具有數據輸出引腳以及數據輸入引腳。

背景技術

例如串行外設接口的串行接口比并行接口傳統上具有一優點，即串行外設接口具有較簡單的連接方式。此外，隨著時鐘速度日益增加，并行接口在傳輸速度上的優點也變得越來越不重要。然而，在速度與簡易性皆很重要的應用中，仍是希望能繼續使用標準的串行外設接口(SPI)總線，而同時又能增加其傳輸速度。

發明內容

本發明的一個目的在于提供一種集成電路，其具有在集成電路與另一集成電路之間傳輸數據的總線。此總線具有多個引腳以及多個操作模式。此引腳包含第一數據通訊引腳，以在該總線上進行通訊、第二數據通訊引腳，以在該總線上進行通訊、芯片選擇引腳，以指示在該集成電路與另一集成電路之間是否正在進行通訊、以及時鐘引腳用以在該總線上提供時鐘。此選擇性操作模式，包含第一模式，在其中該第一數據通訊引腳與該第二數據通訊引腳以相反方向在該集成電路與另一集成電路之間進行通訊，以及第二模式，在其中該第一數據通訊引腳與該第二數據通訊引腳以相同方向在該集成電路與另一集成電路之間進行通訊，其中，該第一數據通訊引腳還接受一用以切換第二模式的指令，第一模式與第二模式包含相同的指令集。

因為此通訊選擇性地發生，所以此操作模式包含至少第一及第二操作模式。在許多實施例中，在至少一個操作模式(例如第一操作模式或是第二操作模式)，此數據通訊引腳以自該集成電路至另一集成電路，及/或自另一集成電路至該集成電路的方向進行數據通訊。

在某些實施例中，此總線使用多余周期以補償另一集成電路的延遲。在某些實施例中，此總線根據串行外設接口標準。

在不同的實施例中，此集成電路是主集成電路或是從集成電路。

在某些主集成電路的實施例中，多個引腳包括多個芯片選擇引腳，每一該多個芯片選擇引腳指示在該主集成電路與一個別的從集成電路之間是否正在進行通訊。

在某些從集成電路的實施例中，該芯片選擇引腳指示在該主集成電路與該從集成電路之間是否正在進行通訊。

在某些實施例中，此集成電路還包含存儲器中。

本發明的另一目的在于提供一種在一集成電路與另一集成電路之間進行數據傳輸的方法，包含下列步驟：

經由時鐘引腳提供時鐘給在該集成電路與另一集成電路之間傳輸數據的總線。

傳輸芯片選擇信號以指示在該集成電路與另一集成電路之間是否正在進行數據傳輸。

選擇性地在多個模式之一傳輸該數據，該多個模式至少包含第一模式及第二模式；其中在該第一模式中第一數據傳輸引腳與第二數據傳輸引腳以相反方向在該集成電路與另一集成電路之間進行傳輸；且在該第二模式中該第一數據傳輸引腳與該第二數據傳輸引腳以相同方向在該集成電路與另一集成電路之間進行傳輸，其中，該第一數據傳輸引腳還接受一用以切換第二模式的指令，第一模式與第二模式包含相同的指令集。

其他的實施例在下文中描述。

本發明的又一目的在于提供一種在集成電路之間進行數據傳輸的裝置，包含：

時鐘功能裝置，以提供時鐘給在一集成電路與另一集成電路之間傳輸數據的總線。

傳輸芯片選擇信號功能裝置，以指示在該集成電路與另一集成電路之間是否正在進行數據傳輸。

選擇性地在至少包含第一模式及第二模式中的一個傳輸數據功能裝置，其中在該第一模式中第一數據傳輸引腳與第二數據傳輸引腳以相反方向在該集成電路與另一集成電路之間進行傳輸；且在該第二模式中該第一數據傳輸引腳與該第二數據傳輸引腳以相同方向在該集成電路與另一集成電路之間進行傳輸，其中，該第一數據傳輸引腳還接受一用以切換第二模式的指令，第一模式與第二模式包含相同的指令集。

其他的實施例在下文描述，例如此總線根據串行外設接口標準。

附圖說明

圖1示出根據本發明的一實施例的具有主及從集成電路的串行外設接口(SPI)配置。

圖2為串行外設接口(SPI)集成電路的讀取時鐘示意圖，其具有許多多余周期以補償從集成電路的延遲。

圖3為串行外設接口(SPI)集成電路的讀取時鐘示意圖，其具有比圖2更多的多余周期以補償從集成電路的較長延遲。