[發明專利]基于FPGA專用延遲單元的同周期信號相位差測量方法

無效

• 申請號: 201010243491.4
• 申請日: 2010-07-30
• 公開（公告）號: CN101915875A
• 公開（公告）日: 2010-12-15
• 發明（設計）人: 王海;姚秦;劉杰;王儉;曾憲雄;張敏;范慧娟
• 申請（專利權）人: 西安電子科技大學
• 主分類號: G01R25/00
• 分類號: G01R25/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域：

本發明涉及相同周期信號相位差測量方法，即就是以Xilinx?FPGA為硬件平臺，以Verilog?HDL和Xilinx?FPGA原語為硬件描述語言的一種測量高精度相同周期信號相位差的方法。

背景技術：

在現代信號測量領域，測量一個信號的頻率、周期及兩路相同周期信號的相位差在工程上有著極其重要的意義。高精度相同周期信號相位差測量技術，尤其是皮秒量級的測量技術更顯得極其重要。近年來，頻率周期測量開始向數字化方向發展，如利用FPGA器件等等，優點在于硬件簡單、適應性強而且精度高。在工程實踐中，主要用于時間同步技術、衛星導航定位、激光測距、通信網的同步以及通信中角度調制信號解調等。

選用一套精確的方法對于測量相同周期信號的相位差是非常重要的。相同周期信號的相位差的測量方法主要有基于相關原理的相位差測量方法、基于相位差正交變換的相位差測量方法、基于FFT的相位差測量方法以及基于FPGA、DSP實現的相位差測量方法。前三者都是對于采樣信號數值計算所得，測量誤差較大。而像其他的基于脈沖填充的方法，不僅要求很高的填充脈沖信號頻率，而且測量精度也不高。本發明是基于抽頭延遲法，利用Xilinx?FPGA的IODELAY內部的抽頭線對CLK1的延遲，可以達到每個對CLK1延遲78ps。

發明內容：

本發明的目的在于提供一種高精度測量相同周期信號相位差的測量方法。即使用抽頭線延遲法使第一周期信號CLK1通過IODELAY內部的抽頭線延遲后，輸入D觸發器的數據輸入端，第二周期信號CLK2通過全局時鐘網絡輸入D觸發器的時鐘輸入端，通過D觸發器觸進行邊沿檢測，檢測變化值后，使計數器輸出一個值，而后經過邏輯控制電路計算可以得到同周期信號的相位差。

本發明的優點：

1：精度高。由于IODELAY的一個抽頭的延遲是78ps，因此本發明可以達到較高的分辨率可以滿足大多數實驗以及工程實踐應用的需求。

2：測量范圍廣。其測量范圍可以達到測量1.5MHZ以上的相同周期信號的相位差。

3：結構簡單。只需要一個Xilinx?FPGA芯片，節省了設備體積和成本。

4：設計方便。利用設計軟件就可以迅速的對電路進行修改，開發周期短。

5：性價比高。本發明采用的是價格相對比ASIC器件低很多的FPGA器件，性價比較高。

附圖說明：

附圖1本發明中基于IODELAY抽頭線延遲法測量相同周期信號相位差原理圖

附圖2本發明中相同周期信號相位差測量原理框圖

附圖3本發明中相同周期信號起始態與觸發態(1)圖

附圖4本發明中相同周期信號起始態與觸發態(2)圖

附圖5本發明中IODELAY專用可編程輸入輸出延遲單元圖

附圖6本發明中IODELAY內部結構圖

附圖7本發明中測量相同周期信號相位差的時序圖

具體實施方式：

本發明提出了基于Xilinx?FPGA的高精度相同周期信號相位差的測量方法。本發明采用的測量方法是利用IODELAY的抽頭線，對CLK1進行精確延遲，并輸入D觸發器的D端；CLK2通過FPGA的全局時鐘網絡輸入到D觸發器的CLK端和計數器的CLK端；通過D觸發器輸出Q端值的變化，檢測延遲后的CLK1和CLK2的邊沿重合信息，觸發邏輯控制電路，從而控制、計算得到同周期信號的相位差。

Xilinx?Virtex-4和Virtex-5?FPGA器件在每一個IOB里都有一個可編程輸入輸出延遲單元IODELAY。IODELAY是一個可變的64位延遲鏈。使用時與IDELAYCTRL聯合使用時，IODELAY可以提供一個精確地時間增量延遲，而且不受工藝、溫度、電壓變化的影響。每個抽頭可以精確地將輸入信號延遲78ps。附圖5為其基本輸入輸出信號圖，附圖6為其內部結構圖。

IODELAY管腳說明：

IDATAIN：數據輸入端。此端口應用于對外部輸入的數據進行延遲。

ODATAIN：數據輸入端。此端口應用于對輸出的數據進行延遲。

DATAIN：數據輸入端。此端口應用于對內部輸入的數據進行延遲。

DATAOUT：數據輸出端。經過IODELAY延遲后的數據輸出端。

T：輸入端口，三態的輸入控制，高電平時用于輸入或者內部延遲，低電平時只可用于輸出路徑。

CE：輸入端口，高有效，使能增加/減少延遲功能。

INC：輸入端口，增加/減少抽頭延遲線的數量。

C：輸入端口，時鐘輸入，只可以在可變延遲模式下連接。