[發(fā)明專利]基于FPGA專用延遲單元的同周期信號(hào)相位差測(cè)量方法

無效

• 申請(qǐng)?zhí)枺?/td>: 201010243491.4
• 申請(qǐng)日: 2010-07-30
• 公開（公告）號(hào): CN101915875A
• 公開（公告）日: 2010-12-15
• 發(fā)明（設(shè)計(jì)）人: 王海;姚秦;劉杰;王儉;曾憲雄;張敏;范慧娟
• 申請(qǐng)（專利權(quán)）人: 西安電子科技大學(xué)
• 主分類號(hào): G01R25/00
• 分類號(hào): G01R25/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種相同周期信號(hào)相位差的測(cè)量方法，其特征在于包括128個(gè)IODELAY專用可編程輸入輸出延遲單元，128個(gè)6位計(jì)數(shù)器，1個(gè)D觸發(fā)器，兩路相同周期信號(hào)：第一路周期信號(hào)CLK1，第二路周期信號(hào)CLK2；

所述的128個(gè)IODELAY作為CLK1的延遲器件，每個(gè)能夠?qū)崿F(xiàn)0-63個(gè)抽頭延遲；

所述128個(gè)6位計(jì)數(shù)器存儲(chǔ)相關(guān)IODELAY的抽頭延遲值，并通過邏輯控制電路計(jì)算，能夠得到相同周期信號(hào)的相位差；

所述D觸發(fā)器用于檢測(cè)CLK1與CLK2的邊沿重合；

所述兩個(gè)相位差為ΔT的同周期信號(hào)CLK1與CLK2輸入測(cè)量系統(tǒng)，CLK1經(jīng)過IODELAY的逐級(jí)延遲，送入D觸發(fā)器的數(shù)據(jù)端，CLK2經(jīng)過全局時(shí)鐘網(wǎng)絡(luò)直接輸入D觸發(fā)器的CLK端和計(jì)數(shù)器的CLK端，當(dāng)D觸發(fā)器檢測(cè)到CLK1與CLK2相重合時(shí)，輸出值Q觸發(fā)邏輯控制電路，并控制計(jì)數(shù)器記錄下延遲的級(jí)數(shù)N和目前延遲的抽頭數(shù)M，那么同周期信號(hào)相位差ΔT＝(N-1)×63×78+M×78。

2.如權(quán)利要求1所述測(cè)量方法，是一種基于Xilinx?FPGA的相同周期信號(hào)相位差測(cè)量方法，其特征在于使用抽頭線延遲法：即通過對(duì)第一周期信號(hào)CLK1經(jīng)過IODELAY內(nèi)部抽頭，實(shí)現(xiàn)精確延遲，并實(shí)現(xiàn)與第二觸發(fā)信號(hào)CLK2的邊沿對(duì)齊，D觸發(fā)器實(shí)現(xiàn)對(duì)CLK1與CLK2信號(hào)的邊沿檢測(cè)。

3.如權(quán)利要求1所述測(cè)量方法，是一種基于Xilinx?FPGA的相同周期信號(hào)相位差測(cè)量方法，其特征在于CLK1輸入IODELAY專用可編程抽頭輸入輸出延遲基本單元，IODELAY的每一個(gè)抽頭能精確對(duì)信號(hào)CLK1延遲78ps。

4.如權(quán)利要求1所述測(cè)量方法，是一種基于Xilinx?FPGA的相同周期信號(hào)相位差測(cè)量方法，其特征在于CLK1經(jīng)過每個(gè)IODELAY時(shí)，均能夠進(jìn)行0-63個(gè)抽頭延遲，共有128個(gè)IODELAY，因此能夠?qū)崿F(xiàn)頻率為1.5MHz～500MHz的周期信號(hào)相位差的測(cè)量，適合高精度測(cè)量高頻信號(hào)的相位差。