[發明專利]具有掩埋柵的半導體器件及其制造方法

有效

• 申請號: 201010240020.8
• 申請日: 2010-07-29
• 公開（公告）號: CN101989603B
• 公開（公告）日: 2015-02-18
• 發明（設計）人: 張世億
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H01L27/105
• 分類號: H01L27/105;H01L27/108;H01L21/8239;H01L21/8242;H01L21/318
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 郭放;黃啟行

相關申請的交叉引用

本申請主張于2009年7月31日提交的韓國專利申請No.10-2009-0070992 的優先權，其全部內容通過引用并入本文中。

技術領域

本發明的示范性實施例涉及一種半導體器件，尤其是涉及一種具有掩埋柵 的半導體器件及其制造方法。

背景技術

最近，已開發出諸如動態隨機存取存儲器(DRAM)的半導體器件的制造 工藝而提高集成密度。當通過制造掩埋柵來增加半導體器件的集成密度時，已 試圖利用各種方法來確保半導體器件的可靠性。掩埋柵也稱為掩埋字線。

掩埋柵能夠通過將柵或字線埋設在半導體襯底內部而顯著地減少在字線與 位線之間的寄生電容。因此，應用掩埋柵能夠大幅地改善半導體器件的電壓讀 出操作的可靠性。

而在包括掩埋柵的半導體器件中，用于掩埋柵的水平空間相當小，無法使 用將低電阻金屬層配置在多晶硅層上的雙層結構。因此，在制造掩埋柵時，可 以使用低電阻金屬層作為柵電極，而不在柵電介質層上形成多晶硅層。

圖1是現有的具有掩埋柵的半導體器件的剖面圖。

參見圖1，現有的半導體器件可以包括半導體襯底11，其中限定了第一區 101和第二區102。第一區101是存儲單元區，而第二區102是外圍電路區。

可以將隔離層12形成在第一區101和第二區102中以便將形成在各個區域 中的元件隔離。隔離層12在各個區域中限定多個有源區13。

在第一區101中，可以同時刻蝕有源區13和隔離層12而形成有源區溝槽 14A和隔離層溝槽14B。接著，可以形成部分地填充有源區溝槽14A和隔離層 溝槽14B的掩埋柵16。換言之，掩埋柵16可以在已形成于有源區13中的有源 區溝槽14A的一部分中形成，并且也可以在已形成于隔離層12中的隔離層溝槽 14B的一部分中形成。因為可以通過同時刻蝕有源區13和隔離層12來形成有 源區溝槽14A和隔離層溝槽14B，所以它們可以在相同方向上延伸。

另外，可以將層間電介質層17形成在掩埋柵16上以對有源區溝槽14A和 隔離層溝槽14B的剩余部分進行間隙填充(gap-fill)。再者，可以將柵電介質層 15形成在掩埋柵16與有源區溝槽14A以及隔離層溝槽14B之間。

在如上述的現有的半導體器件中，在掩埋柵16的特性上存有顧慮。雖然未 圖示，但在諸如氧化工藝的各種的后續的熱工藝期間，掩埋柵16可能會發生劣 化(degraded)。

發明內容

本發明的示范性實施例涉及一種能夠防止掩埋柵在諸如氧化工藝的后續的 熱工藝期間發生劣化的半導體器件及其制造方法。

根據本發明的一個示范性實施例，一種半導體器件包括：第一區和第二區； 配置在第一區中的掩埋柵；以及圍繞第一區的防氧化阻擋層。

根據本發明的另一個示范性實施例，一種半導體器件包括：第一區和第二 區；配置在第一區中的掩埋柵；圍繞第一區的防氧化阻擋層；以及覆蓋第一區 的上部的防氧化層。

根據本發明的另一個示范性實施例，一種制造半導體器件的方法包括以下 步驟：制備具有第一區和第二區的襯底；形成圍繞第一區的防氧化阻擋層；以 及在第一區中形成掩埋柵。

根據本發明的另一個示范性實施例，一種制造半導體器件的方法包括以下 步驟：制備具有第一區和第二區的襯底；形成圍繞第一區的防氧化阻擋層；在 第一區中形成掩埋柵；以及形成覆蓋第一區的上部的防氧化層。

第一區可以包括存儲單元區，而第二區可以包括外圍電路區。防氧化阻擋 層可以包括硅，且防氧化阻擋層可以具有范圍為從約1nm至約300nm的寬度。 防氧化層可以包括氮化物層。

附圖說明

圖1是現有的具有掩埋柵的半導體器件的剖面圖。

圖2A是根據本發明的第一示范性實施例的存儲單元區和外圍電路區的平 面圖。

圖2B是在存儲單元區與外圍電路區之間的邊界區(在圖2A中附圖標記“A” 標示)的平面圖。

圖2C是沿著圖2B的線B-B’截取的剖面圖。

圖2D是沿著圖2B的線C-C’截取的剖面圖。

圖3A是根據本發明的第二示范性實施例的存儲單元區和外圍電路區的平 面圖。

圖3B是在存儲單元區與外圍電路區之間的邊界區(在圖3A中附圖標記 “A2”標示)的平面圖。