[發明專利]積累型CMOS器件的制造方法及其結構

有效

• 申請號: 201010232797.X
• 申請日: 2010-07-15
• 公開（公告）號: CN102339796A
• 公開（公告）日: 2012-02-01
• 發明（設計）人: 梁擎擎;鐘匯才
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/762;H01L21/20;H01L27/092
• 代理公司: 北京市立方律師事務所 11330
• 代理人: 馬佑平

技術領域

本發明涉及半導體設計及制造技術領域，特別涉及一種積累型(accumulation-mode)CMOS器件的制造方法及其結構。

背景技術

圖1所示為現有技術中一個典型的雙阱(nMOS和pMOS)CMOS工藝流程。在圖1所示的工藝流程中，從形成雙阱至形成金屬塞，至少需要實施十次光刻掩膜，工藝復雜成本高。并且在此過程中，多次運用離子摻雜技術，如倒摻雜阱、源/漏區注入、輕摻雜漏(LDD)等工藝步驟，一方面它不利地增加了高溫退火的熱預算，另一方面也導致摻雜的隨機起伏(random-doping?fluctuation，RDF)。另外，現有技術中接觸的形成常采用對準工藝，隨著器件尺寸的縮小，失對準(mis-alignment)對設計尺寸的損害也更加明顯。因此，以簡化CMOS器件的制備工藝流程、降低成本、降低制備工藝中的各種缺陷為目標的新方法開發成為該領域研究熱點之一。

發明內容

本發明的目的旨在至少解決上述技術問題之一，尤其是提出一種積累型CMOS結構的制備方法，大大簡化工藝流程，并且避免高溫熱退火，減少整個流程的熱預算，降低失對準對器件尺寸的損害。

為達到上述目的，本發明一方面，提出一種積累型CMOS結構的制造方法，包括：A.形成第一襯底，所述第一襯底包括半導體基板和其上的第一摻雜類型的硅層；B.實施光刻(Mask?1)以在所述第一襯底上形成至少一個凸平臺區和至少一個凹平臺區，所述凸平臺區包含所述第一摻雜類型的硅層，所述凹平臺區不包含所述第一摻雜類型的硅層；C.在所述凸平臺區和凹平臺區的交界面上形成第一側墻，作為第一淺槽隔離；D.在所述凹平臺區的襯底上形成第二摻雜類型的硅層；E.覆蓋所述第一襯底形成第二襯底，翻轉所述器件，使所述第二襯底位于底部；F.去除位于頂部的所述第一襯底的半導體基板，以暴露所述第一摻雜類型的硅層和第二摻雜類型的硅層；G.在所述第二襯底上形成柵極材料層，并實施光刻(Mask?3)以形成至少一個柵極線，所述柵極線橫跨所述第一側墻并貫穿所述第一摻雜類型的硅層和第二摻雜類型的硅層；H.在所述柵極線以及第一側墻的側壁分別形成第二側墻和第三側墻；I.在所述柵極線兩側形成源/漏區金屬材料層并實施光刻(Mask?4)，部分刻蝕所述源/漏區金屬材料層以形成源/漏區和提升的源/漏區接觸；J.實施光刻(Mask?5)，部分刻蝕所述柵極線以形成提升的柵極接觸。

在本發明一個可供選擇的實施例中，在步驟D之后還包括：實施光刻(Mask?2)以形成第二淺槽隔離，用于隔離相鄰器件。

在本發明一個優選的實施例中，步驟J中所述提升的柵極接觸形成在所述柵極線與第一側墻的交匯處。

本發明另一方面，提出一種根據上述方法制造的積累型CMOS器件，其特征在于，包括：襯底；形成在所述襯底上的至少一個nMOS區和一個pMOS區，以及形成在所述nMOS區和pMOS區之間的作為第一淺槽隔離的第一側墻，其中，所述nMOS區和pMOS區分別包括：形成在所述襯底上的至少一個柵極線，所述柵極線上形成有提升的柵極接觸；形成在所述柵極線兩側的第二側墻，以及形成在所述第一側墻兩側的第三側墻；形成在所述襯底上及所述柵極線兩側的源/漏區，所述源/漏區上形成有提升的源/漏區接觸。

在本發明一個可供選擇的實施例中，所述器件包括第二淺槽隔離，以隔離相鄰器件。

在本發明一個優選的實施例中，所述提升的柵極接觸形成在所述柵極線與第一側墻的交匯處。

通過本發明提出的積累型CMOS結構的制造方法，僅實施不超過5次光刻掩膜制造出完整的雙阱場效應晶體管(FET)，大大簡化了工藝流程；并且，采用極薄積累型MOSFET，不需要擴散雜質形成源/漏區，從而降低了熱預算；另外，nMOS和pMOS有源區之間通過側墻工藝實現隔離的自對準，而源/漏區接觸和柵極接觸之間通過選擇性刻蝕實現隔離的自對準，從而降低失對準對器件尺寸的損害。

本發明附加的方面和優點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發明的實踐了解到。

附圖說明

本發明上述的和/或附加的方面和優點從下面結合附圖對實施例的描述中將變得明顯和容易理解，本發明的附圖是示意性的，因此并沒有按比例繪制。其中：

圖1為現有技術中典型的雙阱CMOS工藝流程圖；

圖2為本發明實施例的積累型CMOS器件的制造方法的流程圖；

圖3-44為圖2所示的制造方法的中間步驟示意圖；