[發(fā)明專利]具有溝槽底部多晶硅結(jié)構(gòu)的功率半導體及其制造方法

有效

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• 申請日: 2010-07-15
• 公開（公告）號: CN102339851A
• 公開（公告）日: 2012-02-01
• 發(fā)明（設(shè)計）人: 涂高維
• 申請（專利權(quán)）人: 科軒微電子股份有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/78;H01L21/336
• 代理公司: 北京信慧永光知識產(chǎn)權(quán)代理有限責任公司 11290
• 代理人: 王月玲;武玉琴

技術(shù)領(lǐng)域

本發(fā)明涉及一種功率半導體及其制作方法，尤其是一種在溝槽底部具有重摻雜多晶硅結(jié)構(gòu)的功率半導體及其制作方法。

背景技術(shù)

相較于傳統(tǒng)的平面式功率半導體，其導通電流是沿著平行基材表面的走向流動，溝渠式功率半導體則是將柵極設(shè)置于溝槽內(nèi)，以改變柵極通道的位置，使得導通電流沿著垂直于基材的方向流動。因而可以縮小元件尺寸，提高元件的積集度(integration)。常見的功率半導體包括金氧半導體場效應晶體管(MOSFET)、絕緣閘二極晶體管(IGBT)等。

功率半導體在運作過程中主要的能量損耗，包括來自于導通電阻的導通損失，以及來自于柵極電荷的切換損失。伴隨著操作頻率的提高，切換損失的重要性也更形增加。就功率半導體的結(jié)構(gòu)特征來看，通過降低其輸入電容(Ciss)與反饋電容(Crss)等，有助于改善切換速度，降低切換損失。不過，為了改善其輸入電容(Ciss)與反饋電容(Crss)，往往會增加制程的復雜度，而造成制作成本的提高。

于是，尋找一個簡單的制作方法，可直接搭配既有的功率半導體制程，以降低功率半導體的輸入電容與反饋電容，是本技術(shù)領(lǐng)域一個重要的課題。

發(fā)明內(nèi)容

本發(fā)明的主要目的在于降低功率半導體的輸入電容與反饋電容，以減少高頻應用下的切換損失。

本發(fā)明提供一種功率半導體。此功率半導體包括一第一導電型的基材、一溝槽、一重摻雜多晶硅結(jié)構(gòu)、一柵極多晶硅結(jié)構(gòu)與一柵極介電層。其中，溝槽形成于基材內(nèi)。重摻雜多晶硅結(jié)構(gòu)位于溝槽的一下部份，并且，重摻雜多晶硅結(jié)構(gòu)的至少一側(cè)邊直接接觸基材。柵極多晶硅結(jié)構(gòu)位于溝槽的一上部份。柵極介電層位于柵極多晶硅結(jié)構(gòu)與重摻雜多晶硅結(jié)構(gòu)之間。重摻雜多晶硅結(jié)構(gòu)內(nèi)的摻雜通過重摻雜多晶硅結(jié)構(gòu)的側(cè)邊向外擴散以形成一重摻雜區(qū)。

也就是說，本發(fā)明提供一種功率半導體，，包括：一第一導電型的基材、一溝槽、一重摻雜多晶硅結(jié)構(gòu)、一導電結(jié)構(gòu)、一柵極介電層和一第二導電型的本體。其中，所述溝槽形成于該基材內(nèi)；所述重摻雜多晶硅結(jié)構(gòu)，位于該溝槽的一下部份，并且，該重摻雜多晶硅結(jié)構(gòu)的至少一側(cè)邊是直接接觸該基材；所述導電結(jié)構(gòu)位于該溝槽的一上部份；所述柵極介電層位于該導電結(jié)構(gòu)與該重摻雜多晶硅結(jié)構(gòu)之間；所述第二導電型的本體，位于該基材內(nèi)；該重摻雜多晶硅結(jié)構(gòu)內(nèi)的摻雜是至少通過該重摻雜多晶硅結(jié)構(gòu)的該側(cè)邊向外擴散以形成一重摻雜區(qū)。

依據(jù)此功率半導體，本發(fā)明并提供一種功率半導體的制造方法。首先，提供一第一導電型的基材。隨后，形成一溝槽于基材內(nèi)。然后，形成一重摻雜多晶硅結(jié)構(gòu)于溝槽的一下部份內(nèi)。此重摻雜多晶硅結(jié)構(gòu)的至少一側(cè)邊直接接觸基材。接下來，形成一柵極介電層至少覆蓋重摻雜多晶硅結(jié)構(gòu)的一上表面。然后，形成一柵極多晶硅結(jié)構(gòu)于溝槽的一上部份內(nèi)。在形成重摻雜多晶硅結(jié)構(gòu)之后，更包括施以一熱擴散制程，使重摻雜多晶硅結(jié)構(gòu)內(nèi)的摻雜向外擴散以形成一重摻雜區(qū)至少環(huán)繞重摻雜多晶硅結(jié)構(gòu)的側(cè)邊。

關(guān)于本發(fā)明的優(yōu)點與精神可以借助于以下的發(fā)明詳述及附圖得到進一步的了解。

附圖說明

圖1A至圖1G為本發(fā)明的溝槽式功率半導體的制造方法的第一實施例；

圖2為本發(fā)明的溝槽式功率半導體的制造方法的第二實施例；

圖3A與圖3B為本發(fā)明的溝槽式功率半導體的制造方法的第三實施例；

圖4A至圖4C為本發(fā)明的溝槽式功率半導體的制造方法的第四實施例；

圖5A與圖5C為本發(fā)明的溝槽式功率半導體的制造方法的第五實施例。

【主要元件附圖標記說明】

基板100

磊晶層110

溝槽120

重摻雜多晶硅結(jié)構(gòu)142

底部介電層132

側(cè)壁介電層134

柵極多晶硅結(jié)構(gòu)144

本體150

重摻雜區(qū)160

光阻圖案175

源極摻雜區(qū)170

層間介電層180

接觸窗182

重摻雜區(qū)185

源極金屬層190

硬質(zhì)罩幕層125

第一介電層236

重摻雜區(qū)260

磊晶層310

深溝槽320

介電層3411，3412，3413，3414，3415，3416

重摻雜多晶硅層3421，3422，3423，3424，3425，3426

柵極介電層330

柵極多晶硅結(jié)構(gòu)344

本體350