[發明專利]微處理器集成電路以及相關除錯方法

有效

• 申請號: 201010229609.8
• 申請日: 2010-07-09
• 公開（公告）號: CN101882098A
• 公開（公告）日: 2010-11-10
• 發明（設計）人: G·葛蘭·亨利;陳巨軒
• 申請（專利權）人: 威盛電子股份有限公司
• 主分類號: G06F11/18
• 分類號: G06F11/18
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 錢大勇

1.一種微處理器集成電路，包括：

一第一處理器，用以檢測一事件，并提供對應于上述事件的一事件通知和除錯信息；

一第二處理器，用以接收上述事件通知，并依據上述事件通知執行一微碼例程；以及

一內部存儲器，用以儲存上述除錯信息，并可由上述第一處理器與上述第二處理器所存??；

其中上述第一處理器還用以將上述除錯信息寫入至上述內部存儲器；

其中上述微碼例程用以自上述內部存儲器讀取上述除錯信息，并將上述除錯信息寫入至一外部存儲器，以對上述第二處理器進行除錯。

2.根據權利要求1所述的微處理器集成電路，還包括：

一總線接口單元，連接上述第一微處理器和第二處理器至上述外部總線，用以提供對上述外部存儲器的存取，其中上述總線接口單元、上述外部總線以及上述外部存儲器可由上述第二處理器所存取，但不可由上述第一處理器所存??；

3.根據權利要求1所述的微處理器集成電路，其中上述第一處理器所檢測的上述事件包含：

上述內部存儲器至少充滿一既定數量的上述除錯信息；以及

上述第二處理器超過一既定時間未引退任一指令。

4.根據權利要求1所述的微處理器集成電路，其中上述內部存儲器不可由上述第二處理器所執行的使用者程序存取。

5.根據權利要求1所述的微處理器集成電路，其中上述事件可通過上述第二處理器所執行的一程序被使用者編程。

6.根據權利要求1所述的微處理器集成電路，其中上述第一處理器與上述第二處理器為結構性非對稱，其中上述第二處理器可執行使用者程序以及上述微碼例程，上述第一處理器僅可執行上述微處理器集成電路的制造商所發展的程序，并可由獨立于上述第二處理器的指令執行狀態的上述事件所中斷。

7.根據權利要求1所述的微處理器集成電路，其中上述微碼例程用以選擇性將上述除錯信息寫入至耦接至上述第一處理器的一外部總線，用以對上述第二處理器進行除錯，其中上述外部總線與上述第二處理器為不同結構，并且上述外部總線不同于上述第二處理器的一結構總線。

8.根據權利要求1所述的微處理器集成電路，其中上述第一處理器讀取一狀態暫存器以檢測上述事件，并寫入一控制暫存器來提供上述事件通知，上述狀態暫存器包含對應于上述事件的一位，上述控制暫存器包含對應于上述事件的動作群組，上述微碼例程依據上述動作群組執行。

9.一種除錯方法，用以對一微處理器集成電路進行除錯，其中上述微處理器集成電路包括一第一處理器、一第二處理器以及一內部存儲器，上述內部存儲器可由上述第一處理器與上述第二處理器所存取，上述方法包括下列步驟：

上述第一處理器將除錯信息寫入至上述內部存儲器；

上述第一處理器檢測到一事件并且提供上述事件的一事件通知至上述第二處理器；

上述第二處理器依據從上述第一處理器所接收到的上述事件通知執行一微碼例程；以及

自上述內部存儲器讀取上述除錯信息并將上述除錯信息寫入至上述外部存儲器，以對上述第二處理器進行除錯，其中上述自上述內部存儲器讀取上述除錯信息以及上述將上述除錯信息寫入至上述外部存儲器的步驟是由上述微碼例程所執行。

10.根據權利要求9所述的除錯方法，其中上述微處理器集成電路通過一外部總線耦接至一外部存儲器，上述將上述除錯信息寫入至上述外部存儲器的步驟包括致使耦接至上述第二處理器的一總線接口單元將上述外部總線的上述除錯信息寫入至上述外部存儲器，其中上述總線接口單元、上述外部總線以及上述外部存儲器不可由上述第一處理器所存取。

11.根據權利要求9所述的除錯方法，其中上述第一處理器檢測到上述事件的步驟包括下列之一：

上述第一處理器檢測到上述內部存儲器至少充滿一既定數量的上述除錯信息；

上述第一處理器檢測到上述第二處理器超過一既定時間未引退任一指令。

12.根據權利要求9所述的除錯方法，其中上述內部存儲器不可由在上述第二處理器上執行的使用者程序所存取。

13.根據權利要求9所述的除錯方法，其中上述事件可通過上述第二處理器執行的一程序來由使用者所編程。