[發(fā)明專利]3D集成電路結(jié)構(gòu)以及檢測芯片結(jié)構(gòu)是否對齊的方法有效
| 申請?zhí)枺?/td> | 201010229286.2 | 申請日： | 2010-07-09 |
| 公開（公告）號： | CN102315197A | 公開（公告）日： | 2012-01-11 |
| 發(fā)明（設(shè)計）人： | 朱慧瓏 | 申請（專利權(quán)）人： | 中國科學(xué)院微電子研究所 |
| 主分類號： | H01L23/544 | 分類號： | H01L23/544;H01L25/00;H01L21/66 |
| 代理公司： | 北京市立方律師事務(wù)所 11330 | 代理人： | 馬佑平 |
| 地址： | 100029 *** | 國省代碼： | 北京;11 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 集成電路 結(jié)構(gòu) 以及 檢測 芯片 是否 對齊 方法 | ||
1.一種3D集成電路結(jié)構(gòu)，包括：第一芯片結(jié)構(gòu)，所述第一芯片結(jié)構(gòu)包括第一半導(dǎo)體襯底、第一絕緣層以及第一檢測結(jié)構(gòu)，其中第一絕緣層位于所述第一半導(dǎo)體襯底上，第一檢測結(jié)構(gòu)嵌入于第一絕緣層形成；
所述第一檢測結(jié)構(gòu)包括：分布于所述第一絕緣層兩側(cè)的檢測基體，所述檢測基體包括第一導(dǎo)體、至少兩個第二導(dǎo)體和至少一個第三導(dǎo)體；
其中，所述第一導(dǎo)體位于所述第一絕緣層的一側(cè)，并與所述第二導(dǎo)體的一端連接；所述第三導(dǎo)體形成于第二導(dǎo)體之間并與所述第二導(dǎo)體之間絕緣，所述第三導(dǎo)體遠(yuǎn)離第一導(dǎo)體的第一端部呈階梯狀變化；
其中，所述第三導(dǎo)體與第二導(dǎo)體之間正對的長度相等，并且在所述第三導(dǎo)體的長度所在的方向上，位于兩側(cè)的檢測基體上互相對應(yīng)的所述第一端部的投影之間距離相等。
2.根據(jù)權(quán)利要求1所述的3D集成電路結(jié)構(gòu)，其中，所述第二導(dǎo)體與第三導(dǎo)體平行分布；并且位于兩側(cè)的檢測基體上且互相對應(yīng)的所述第三導(dǎo)體位于一條直線上。
3.根據(jù)權(quán)利要求1所述的3D集成電路結(jié)構(gòu)，其中，所述第三導(dǎo)體靠近所述第一導(dǎo)體的第二端部相齊。
4.根據(jù)權(quán)利要求1所述的3D集成電路結(jié)構(gòu)，其中，所述第二導(dǎo)體長度相等且兩端相齊。
5.根據(jù)權(quán)利要求1所述的3D集成電路結(jié)構(gòu)，其中，所述第一導(dǎo)體連接有第一導(dǎo)電引腳。
6.根據(jù)權(quán)利要求1所述的3D集成電路結(jié)構(gòu)，其中所述第一導(dǎo)體、第二導(dǎo)體和第三導(dǎo)體暴露在所述第一絕緣層表面的形狀為條狀，并且所述第二導(dǎo)體和第三導(dǎo)體與所述第一導(dǎo)體垂直。
7.根據(jù)權(quán)利要求1所述的3D集成電路結(jié)構(gòu)，其中，所述第一導(dǎo)體、第二導(dǎo)體和第三導(dǎo)體由包括Cu、Al、W、Ti、Ni、TiAl中任一種或多種的組合形成。
8.根據(jù)權(quán)利要求1至7中任一項所述的3D集成電路結(jié)構(gòu)，進一步包括：第二芯片結(jié)構(gòu)，所述第二芯片結(jié)構(gòu)包括第二半導(dǎo)體襯底、第二絕緣層以及第二檢測結(jié)構(gòu)，第二絕緣層位于所述第二半導(dǎo)體襯底上，第二檢測結(jié)構(gòu)嵌入于所述第二絕緣層形成；
所述第二檢測結(jié)構(gòu)包括第四導(dǎo)體，所述第四導(dǎo)體位于第二絕緣層的中部；
其中，所述第一檢測結(jié)構(gòu)和第二檢測結(jié)構(gòu)相對結(jié)合，所述第四導(dǎo)體至少能與一條第三導(dǎo)體電連接從而與第二導(dǎo)體構(gòu)成電容。
9.根據(jù)權(quán)利要求8所述的3D集成電路結(jié)構(gòu)，其中，所述第四導(dǎo)體上連接有第二導(dǎo)電引腳。
10.根據(jù)權(quán)利要求8所述的3D集成電路結(jié)構(gòu)，其中，所述第四導(dǎo)體在所述第三導(dǎo)體的長度所在的方向上的寬度，略大于位于兩側(cè)的檢測基體上互相對應(yīng)的所述第一端部的投影之間距離。
11.根據(jù)權(quán)利要求8所述的3D集成電路結(jié)構(gòu)，其中，所述第四導(dǎo)體由包括Cu、A1、W、Ti、Ni、TiAl中任一種或多種的組合形成。
12.一種檢測芯片結(jié)構(gòu)是否對齊的方法，包括：
形成第一芯片結(jié)構(gòu)，包括：提供第一半導(dǎo)體襯底，在所述第一半導(dǎo)體襯底上形成第一絕緣層，嵌入所述第一絕緣層形成第一檢測結(jié)構(gòu)；所述第一檢測結(jié)構(gòu)包括：分布于所述第一絕緣層兩側(cè)的檢測基體，所述檢測基體包括第一導(dǎo)體、至少兩個第二導(dǎo)體和至少一個第三導(dǎo)體；其中，所述第一導(dǎo)體位于所述第一絕緣層的一側(cè)，并與所述第二導(dǎo)體的一端連接；所述第三導(dǎo)體形成于第二導(dǎo)體之間并與所述第二導(dǎo)體之間絕緣，所述第三導(dǎo)體遠(yuǎn)離第一導(dǎo)體的端部呈階梯狀變化；其中，所述第三導(dǎo)體與第二導(dǎo)體之間正對的長度相等，并且在所述第三導(dǎo)體的長度所在的方向上，位于兩側(cè)的檢測基體上互相對應(yīng)的第三導(dǎo)體遠(yuǎn)離第一導(dǎo)體的端部的投影之間距離相等；
形成第二芯片結(jié)構(gòu)，包括：提供第二半導(dǎo)體襯底，在所述第二半導(dǎo)體襯底上形成第二絕緣層，嵌入所述第二絕緣層形成第二檢測結(jié)構(gòu)；所述第二檢測結(jié)構(gòu)包括第四導(dǎo)體，所述第四導(dǎo)體位于第二絕緣層的中部；
將所述第一檢測結(jié)構(gòu)和第二檢測結(jié)構(gòu)相對結(jié)合，所述第四導(dǎo)體至少能與一條第三導(dǎo)體電連接從而與第二導(dǎo)體構(gòu)成電容；
進行如下判斷：如果第四導(dǎo)體與位于兩側(cè)的第二導(dǎo)體之間構(gòu)成的電容大小相等，則判斷第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)之間是對齊的，如果第四導(dǎo)體與位于兩側(cè)的第二導(dǎo)體之間構(gòu)成的電容大小不等，則判斷第一芯片結(jié)構(gòu)與第二芯片結(jié)構(gòu)之間是錯位的。
13.根據(jù)權(quán)利要求12所述的方法，其中，所述第二導(dǎo)體與第三導(dǎo)體平行分布；并且位于兩側(cè)的檢測基體上且互相對應(yīng)的所述第三導(dǎo)體位于一條直線上。
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