[發明專利]一種隔離區、半導體器件及其形成方法無效

申請號：	201010223894.2	申請日：	2010-07-01
公開（公告）號：	CN102315152A	公開（公告）日：	2012-01-11
發明（設計）人：	尹海洲;朱慧瓏;駱志炯	申請（專利權）人：	中國科學院微電子研究所
主分類號：	H01L21/762	分類號：	H01L21/762
代理公司：	北京市立方律師事務所 11330	代理人：	馬佑平
地址：	100029 ***	國省代碼：	北京;11
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摘要：
搜索關鍵詞：	一種隔離半導體器件及其形成方法
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【說明書】：

技術領域

本發明涉及半導體技術領域，具體來說，涉及一種隔離區、半導體器件及其形成方法。

背景技術

當前，形成半導體器件的方法包括：首先，如圖1和圖2所示，在半導體基底10上形成有源區20和環繞所述有源區20的隔離區12；隨后，如圖3和圖4所示，形成柵堆疊結構(所述柵堆疊結構包括柵介質層22，形成于所述柵介質層22上的柵極24以及環繞所述柵介質層22和所述柵極24的側墻26，實踐中，所述柵極上還形成有蓋層，所述蓋層通常為氮化硅，可防止所述柵極在操作過程中受損傷，為描述方便，本文件內的文字和附圖中，不再標示所述蓋層)，所述柵堆疊結構形成于所述有源區20上并延伸至所述隔離區12；再后，如圖5和圖6所示，以所述柵堆疊結構和所述隔離區12為掩膜，去除所述有源區20內部分厚度的所述半導體基底10，以形成凹槽30；最后，在所述凹槽30中生成半導體材料，以填充所述凹槽30，形成源漏區。

然而，如圖7至圖9所示，實踐中發現，在所述源漏區32和所述隔離區12的交界處，形成有縫隙34；繼而，如圖10至圖12所示，使得后續在所述源漏區32上形成接觸區36(如金屬硅化物層)時，所述接觸區36易經所述縫隙34而到達結區，進而導致漏電。

發明內容

為了解決上述問題，本發明提供了一種半導體器件及其形成方法，利于減少漏電。

本發明提供的一種隔離區，所述隔離區包括第一凹槽和填充所述第一凹槽的絕緣層，所述第一凹槽嵌于半導體基底中，所述第一凹槽包括第一側壁、底壁和由所述底壁延伸并接于所述第一側壁的第二側壁，其中，所述第一側壁與所述半導體基底的法線間的夾角大于標準值。

可選地，所述第一側壁與所述半導體基底的法線間的夾角為5～20°。

可選地，在垂直于所述半導體基底的任一剖面上，所述第二側壁與所述第一側壁接于第一接點和第二接點，由所述第一接點至所述第二接點，所述第二側壁與所述半導體基底的法線間的夾角增大。

一種半導體器件，所述半導體器件包含上述的隔離區，所述半導體器件還包括源漏區，所述源漏區包括第二凹槽和填充所述第二凹槽的半導體層，其中，所述第二凹槽與所述第一側壁和第二側壁之間夾有所述半導體基底材料。

可選地，所述半導體基底材料為Si時，對于PMOS器件，所述半導體層為Si_1-XGe_X；對于NMOS器件，所述半導體層為Si:C。

一種隔離區的形成方法，包括：

在半導體基底上形成第一溝槽，所述第一溝槽的側壁與所述半導體基底的法線間的夾角大于標準值；

在所述側壁上形成掩膜，利用所述掩膜在半導體基底上形成第二溝槽；

形成絕緣層，以填充所述第一溝槽和所述第二溝槽。