[發明專利]一種隔離區、半導體器件及其形成方法

無效

• 申請號: 201010223894.2
• 申請日: 2010-07-01
• 公開（公告）號: CN102315152A
• 公開（公告）日: 2012-01-11
• 發明（設計）人: 尹海洲;朱慧瓏;駱志炯
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 北京市立方律師事務所 11330
• 代理人: 馬佑平

1.一種隔離區，所述隔離區包括第一凹槽和填充所述第一凹槽的絕緣層，所述第一凹槽嵌于半導體基底中，所述第一凹槽包括第一側壁、底壁和由所述底壁延伸并接于所述第一側壁的第二側壁，其特征在于：所述第一側壁與所述半導體基底的法線間的夾角大于標準值。

2.根據權利要求1所述的隔離區，其特征在于：所述第一側壁與所述半導體基底的法線間的夾角為5°～20°。

3.根據權利要求1所述的隔離區，其特征在于：在垂直于所述半導體基底的任一剖面上，所述第二側壁與所述第一側壁接于第一接點和第二接點，由所述第一接點至所述第二接點，所述第二側壁與所述半導體基底的法線間的夾角增大。

4.一種半導體器件，所述半導體器件包含權利要求1至3中任一項所述的隔離區，所述半導體器件還包括源漏區，所述源漏區包括第二凹槽和填充所述第二凹槽的半導體層，其特征在于：所述第二凹槽與所述第一側壁和第二側壁之間夾有所述半導體基底材料。

5.根據權利要求4所述的半導體器件，其特征在于：所述半導體基底材料為Si時，對于PMOS器件，所述半導體層為Si_1-XGe_X；對于NMOS器件，所述半導體層為Si:C。

6.一種隔離區的形成方法，其特征在于，包括：

在半導體基底上形成第一溝槽，所述第一溝槽的側壁與所述半導體基底的法線間的夾角大于標準值；

在所述側壁上形成掩膜，利用所述掩膜在半導體基底上形成第二溝槽；

形成絕緣層，以填充所述第一溝槽和所述第二溝槽。

7.根據權利要求6所述的方法，其特征在于：所述側壁與所述半導體基底的法線間的夾角為5°～20°。

8.根據權利要求6所述的方法，其特征在于，在形成所述絕緣層之前，還包括：對所述第二溝槽執行刻蝕操作，以擴大所述第二溝槽。

9.一種半導體器件的形成方法，其特征在于，包括：

以權利要求6至8中任一項所述的方法形成所述隔離區，所述隔離區用以間隔有源區；

在所述半導體基底上形成柵堆疊結構，所述柵堆疊結構貫穿所述有源區并延伸至所述隔離區；

以所述柵堆疊結構和所述隔離區為掩膜，在所述有源區內形成第三溝槽，所述第三溝槽與所述隔離區之間夾有所述半導體基底材料；

在所述第三溝槽中填充半導體層，以形成源漏區。

10.根據權利要求9所述的方法，其特征在于：所述半導體基底材料為Si時，對于PMOS器件，所述半導體層為Si_1-XGe_X；對于NMOS器件，所述半導體層為Si:C。