[發明專利]一種半導體集成電路及其制造方法

無效

• 申請號: 201010220784.0
• 申請日: 2010-07-01
• 公開（公告）號: CN102315220A
• 公開（公告）日: 2012-01-11
• 發明（設計）人: 謝福淵
• 申請（專利權）人: 力士科技股份有限公司
• 主分類號: H01L27/095
• 分類號: H01L27/095;H01L29/423;H01L29/43;H01L21/8234;H01L21/336
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 湯保平

技術領域

本發明主要涉及一種半導體器件的單元結構和制造方法。特別涉及一種改進的具有包括溝槽金屬氧化物半導體場效應(Metal-Oxide-Semiconductor-Field-Effect-Transistor，MOSFET)和溝槽肖特基整流器(Schottky?rectifier)的半導體集成電路的結構及其制造方法。

背景技術

為了實現更高效的DC/DC應用，現有技術中，通常采用在一個半導體功率器件外部并聯溝槽肖特基整流器的方法，例如，在一個溝槽MOSFET外部并聯溝槽肖特基整流器。當與溝槽MOSFET中寄生的PN體二極管(bodydiode)并聯時，該溝槽肖特基整流器作為鉗位二極管(clamping?diode)可以防止所述PN體二極管的開啟。因此，在現有技術中，揭示了多種結構試圖將溝槽MOSFET和溝槽肖特基整流器集成在同一塊襯底上以達到上述目的。

在美國專利號No.6,351,018和No.6,987,305中，分別揭示了一種將溝槽MOSFET和溝槽肖特基整流器集成在同一塊襯底上并使其二者具有共同的溝槽柵的結構。如圖1所示為美國專利號No.6,351,018中揭示的一種N溝道半導體集成電路結構，該結構包括形成于同一塊N型襯底102之上的溝槽MOSFET101和溝槽肖特基整流器110。多個襯有柵極氧化層104并填充以摻雜的多晶硅層106的溝槽柵100和100-1形成于N型襯底102中。在上述溝槽柵中，溝槽柵100-1被用作溝槽MOSFET101和溝槽肖特基整流器110共同的溝槽柵。此外，在溝槽MOSFET101部分，多個n+源區(source?region)112與溝槽柵的側壁相鄰并靠近P型體區(bodyregion)108的上表面，同時，P+歐姆體接觸區114形成于靠近所述P型體區108的上表面處并位于兩個相鄰的所述n+源區112之間，該P+歐姆體接觸區114的多數載流子濃度高于所述P型體區108以降低所述P型體區114和金屬層120之間的接觸電阻。在位于溝槽金MOSFET101部分的導電層116以及位于溝槽肖特基整流器110部分的導電層118之上，存在所述金屬層120以通過平面接觸的方式(planar?contact)將所述n+源區112和所述P型體區108連接至溝槽肖特基整流器110的陽極區。

圖2所示為美國專利號：No.6,593,620所揭示的另一個形成于N+襯底200之上的N溝道半導體集成電路的結構圖，其中溝槽MOSFET220和溝槽肖特基整流器222具有獨立的溝槽柵，并且在所述N+襯底200的下表面存在漏極(drain)金屬層218。該N溝道半導體集成電路形成于N型外延層202中，進一步包括多個填充以摻雜的多晶硅層206的溝槽柵210和210-1，并且在所述摻雜的多晶硅層206和所述溝槽柵的內表面之間襯有柵極氧化層204。所述溝槽MOSFET220部分進一步包括：P型體區208；n+源區212，靠近所述P型體區208的上表面且靠近所述溝槽柵210的側壁。此外，源極金屬層216形成于該N溝道半導體集成電路以及絕緣層214上方，以將所述溝槽MOSFET220部分的所述n+源區212和P型體區208，通過平面接觸的方式連接至所述溝槽肖特基整流器222部分的陽極。

盡管上述兩種結構都可以實現溝槽MOSFET和溝槽肖特基整流器在同一塊襯底之上的集成，但是需要注意的是，上述這兩種結構都采用了平面接觸的方式將源極金屬層連接至溝槽MOSFET的源區和體區，以及溝槽肖特基整流器的陽極。尤其對于溝槽MOSFET而言，因為這種平面接觸的方式需要占據較大的面積，從而限制了器件的進一步縮小，造成所述溝槽MOSFET具有較大的開啟電阻。

另一方面，當縮小所述平面接觸的尺寸時，會導致源極金屬與溝槽MOSFET的源區和體區，以及與溝槽肖特基整流器的陽極之間的金屬接觸特性會變差。

發明內容

本發明克服了現有技術中存在的一些缺點，提供了一種改進了的半導體集成電路結構，使得溝槽MOSFET和溝槽肖特基整流器能夠集成在同一塊襯底上，同時，使得溝槽MOSFET具有較低的開啟電阻，以及使得溝槽肖特基整流器具有較低的前置電壓和較小的反向漏電流。

根據本發明的實施例，提供了一種半導體集成電路結構，包括水平地位于該半導體集成電路內不同區域的多個溝槽MOSFET和多個溝槽肖特基整流器，還包括：

(a)第一導電類型的襯底；

(b)第一導電類型的外延層，該外延層位于所述襯底之上，且該外延層的多數載流子濃度低于所述襯底；