[發(fā)明專利]制作半導(dǎo)體器件結(jié)構(gòu)的方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201010218040.5
• 申請(qǐng)日: 2010-06-23
• 公開（公告）號(hào): CN102299075A
• 公開（公告）日: 2011-12-28
• 發(fā)明（設(shè)計(jì)）人: 何有豐;胡亞蘭
• 申請(qǐng)（專利權(quán)）人: 中芯國(guó)際集成電路制造(上海)有限公司
• 主分類號(hào): H01L21/336
• 分類號(hào): H01L21/336;H01L21/28;H01L21/768;H01L27/04
• 代理公司: 北京市磐華律師事務(wù)所 11336
• 代理人: 董巍;徐丁峰

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造工藝，特別涉及一種制作半導(dǎo)體器件結(jié)構(gòu)的方法。

背景技術(shù)

在半導(dǎo)體器件微型化、高密度化、高速化、高可靠化和系統(tǒng)集成化等需求的推動(dòng)下，半導(dǎo)體器件的最小特征尺寸也從最初的1毫米發(fā)展到現(xiàn)在的90納米或60納米，并且在未來(lái)的幾年內(nèi)將會(huì)進(jìn)入45納米及其以下節(jié)點(diǎn)的時(shí)代，若不改變半導(dǎo)體器件的組成成分和結(jié)構(gòu)，僅單純的按比例縮小半導(dǎo)體器件會(huì)因其飽和漏電流(IDSS)過(guò)大而變得不可行，所以半導(dǎo)體器件在按比例縮小的同時(shí)會(huì)改變一些構(gòu)件的成分或結(jié)構(gòu)來(lái)減小IDSS。例如，可以調(diào)整晶體管柵極下方溝道區(qū)的長(zhǎng)度來(lái)改變結(jié)合溝道區(qū)的電阻，由此提高晶體管效率。但是，由于熱載流子而導(dǎo)致的門限電壓會(huì)隨時(shí)間而變化，以及可能產(chǎn)生互導(dǎo)的惡化。解決該問(wèn)題最好是在半導(dǎo)體器件結(jié)構(gòu)中設(shè)置源/漏極擴(kuò)展區(qū)即輕摻雜區(qū)(LDD區(qū))。此外，在半導(dǎo)體器件結(jié)構(gòu)的溝道區(qū)產(chǎn)生應(yīng)變也可使載流子的遷移率增加，同時(shí)可以減小半導(dǎo)體器件結(jié)構(gòu)的體積，并可以提高半導(dǎo)體器件結(jié)構(gòu)的電學(xué)性能。

一般而言，希望在N型半導(dǎo)體器件結(jié)構(gòu)的溝道區(qū)感應(yīng)出一個(gè)從源極到漏極方向的張應(yīng)力，以利增加電子遷移率；在P型半導(dǎo)體器件結(jié)構(gòu)的溝道區(qū)感應(yīng)出一個(gè)從源極到漏極方向的壓應(yīng)力，以增加空穴遷移率。以下以半導(dǎo)體器件結(jié)構(gòu)的PMOS區(qū)域?yàn)槔M(jìn)行說(shuō)明。

具體地，制備半導(dǎo)體器件結(jié)構(gòu)的PMOS區(qū)域的源/漏極(S/D)擴(kuò)展區(qū)的方法可以如下：首先，在具有N阱的半導(dǎo)體襯底區(qū)域(PMOS區(qū)域)上形成柵極結(jié)構(gòu)。接著，在該柵極結(jié)構(gòu)的兩側(cè)形成間隙壁結(jié)構(gòu)，其中，所述間隙壁結(jié)構(gòu)包括墊氧層結(jié)構(gòu)和側(cè)壁層結(jié)構(gòu)。然后在上述襯底上形成鍺化硅外延區(qū)，該鍺化硅外延區(qū)緊鄰間隙壁結(jié)構(gòu)外側(cè)(該處是以柵極結(jié)構(gòu)為中心，遠(yuǎn)離柵極結(jié)構(gòu)為外側(cè)，靠近柵極結(jié)構(gòu)為內(nèi)側(cè))，以及在形成外延區(qū)的上方沉積單晶硅和金屬的混合物使其形成硅化區(qū)，再接著去除上述間隙壁結(jié)構(gòu)包含的側(cè)壁層結(jié)構(gòu)，再形成輕摻雜區(qū)(LDD區(qū))，該LDD區(qū)緊鄰所述外延區(qū)的內(nèi)側(cè)，且該LDD區(qū)部分地與外延區(qū)重合。最后再次形成間隙壁結(jié)構(gòu)所需要的側(cè)壁層結(jié)構(gòu)，并通過(guò)重?fù)诫s方式在襯底上形成PMOS區(qū)域的源極/漏極。其中，該P(yáng)MOS區(qū)域的鍺化硅外延區(qū)是用于導(dǎo)引應(yīng)力至溝道區(qū)。

然而上述制備PMOS區(qū)域S/D擴(kuò)展區(qū)的工藝出現(xiàn)的問(wèn)題就是，在去除上述側(cè)壁層結(jié)構(gòu)時(shí)，容易導(dǎo)致外延區(qū)上方的硅化區(qū)損傷，使硅化區(qū)變得非常薄且使該硅化區(qū)的電阻非常大。即外延區(qū)和硅化區(qū)總的電阻遠(yuǎn)大于其它部分結(jié)構(gòu)的電阻，相對(duì)應(yīng)地，所述半導(dǎo)體器件結(jié)構(gòu)的NMOS區(qū)域也會(huì)發(fā)生類似上述的問(wèn)題，從而導(dǎo)致最后獲取的半導(dǎo)體器件結(jié)構(gòu)的片上電阻較大，進(jìn)一步地導(dǎo)致半導(dǎo)體器件結(jié)構(gòu)的驅(qū)動(dòng)電流增大。此外，由于現(xiàn)有技術(shù)中是先形成硅化區(qū)再形成LDD區(qū)，還可能使LDD區(qū)的制備過(guò)程中，LDD區(qū)的離子無(wú)法精確注入到版圖設(shè)計(jì)的位置，即在形成該LDD區(qū)的制備過(guò)程中容易產(chǎn)生陰影效應(yīng)，進(jìn)而無(wú)法制備出符合版圖設(shè)計(jì)的LDD區(qū)，由此得不到符合實(shí)際工藝需求的半導(dǎo)體器件結(jié)構(gòu)。

發(fā)明內(nèi)容

在發(fā)明內(nèi)容部分中引入了一系列簡(jiǎn)化形式的概念，這將在具體實(shí)施方式部分中進(jìn)一步詳細(xì)說(shuō)明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。

為了有效解決上述問(wèn)題，本發(fā)明提出了一種制作半導(dǎo)體器件結(jié)構(gòu)的方法，包括下列步驟：

提供具有離子阱的襯底，該襯底上方形成有對(duì)應(yīng)該離子阱的柵極結(jié)構(gòu)；

在所述柵極結(jié)構(gòu)的外圍形成間隙壁結(jié)構(gòu)，該間隙壁結(jié)構(gòu)從外到內(nèi)依次包括第一側(cè)壁層結(jié)構(gòu)和第一墊氧層結(jié)構(gòu)；

在所述襯底上位于所述第一側(cè)壁層結(jié)構(gòu)的外側(cè)且緊鄰于所述第一側(cè)壁層結(jié)構(gòu)的位置形成外延區(qū)；

去除所述間隙壁結(jié)構(gòu)中的所述第一側(cè)壁層結(jié)構(gòu)，并形成第一偏移側(cè)壁層結(jié)構(gòu)；

在所述襯底中位于所述外延區(qū)的內(nèi)側(cè)且緊鄰于所述外延區(qū)的位置形成輕摻雜區(qū)，該輕摻雜區(qū)的一部分位于所述第一偏移側(cè)壁層結(jié)構(gòu)的下方；

在所述第一偏移側(cè)壁層結(jié)構(gòu)的外側(cè)形成第二側(cè)壁層結(jié)構(gòu)；

在所述外延區(qū)的上方且在該第二側(cè)壁層結(jié)構(gòu)的外側(cè)形成硅化區(qū)，以及

在所述襯底中且在該第二側(cè)壁層結(jié)構(gòu)的外側(cè)形成源/漏極區(qū)，得到所述半導(dǎo)體器件結(jié)構(gòu)。

進(jìn)一步地，當(dāng)所述離子阱為N阱時(shí)，在所述襯底上位于所述第一側(cè)壁層結(jié)構(gòu)的外側(cè)且緊鄰于所述第一側(cè)壁層結(jié)構(gòu)的位置形成凹槽，且在所述凹槽中填充鍺原子和硅原子形成鍺化硅外延區(qū)；當(dāng)所述離子阱為P阱時(shí)，在所述襯底上位于所述第一側(cè)壁層結(jié)構(gòu)的外側(cè)且緊鄰于所述第一側(cè)壁層結(jié)構(gòu)的位置形成凹槽，且在所述凹槽中填充碳原子和硅原子形成碳化硅外延區(qū)。