[發明專利]一種半導體器件的制造方法

有效

• 申請號: 201010215854.3
• 申請日: 2010-06-22
• 公開（公告）號: CN102299061A
• 公開（公告）日: 2011-12-28
• 發明（設計）人: 韓鍇;王文武;王曉磊;馬雪麗;陳大鵬
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/28
• 分類號: H01L21/28
• 代理公司: 北京市立方律師事務所 11330
• 代理人: 馬佑平

技術領域

本發明通常涉及半導體器件的制造方法，具體來說，涉及CMOS器件的柵極區的閾值電壓控制方法。

背景技術

在微電子技術發展的幾十年來，邏輯芯片制造商在制造MOS器件時，一直采用SiO₂作為柵介質，采用重摻雜的多晶硅作為柵電極材料。但是，隨著特征尺寸的不斷縮小，MOS晶體管中的SiO₂柵介質已臨近了極限。例如，在65納米工藝中，SiO₂柵介質的厚度已降至1.2納米，約為5個硅原子層厚度，如果再繼續縮小，漏電流和功耗將急劇增加。同時，由多晶硅柵電極引起的摻雜硼原子擴散、多晶硅耗盡效應、以及過高的柵電阻等問題也將變的越來越嚴重。對于32納米及以下各技術代，急劇增加的漏電流和功耗等問題將急待新材料、新工藝、及新器件結構的開發來解決。

為降低漏電流和功耗，有一種改進技術是采用“高k/金屬柵”結構。目前，國際范圍內的各主要半導體公司都已開始著手面向32納米及以下技術代的“高k/金屬柵”技術的開發。Intel披露出在采用高k柵介質材料后，器件的漏電流降為原來的十分之一。但是，在高k/金屬柵工藝中，由于必須采用的退火工藝，致使界面層在退火工藝中變厚。但由于在45nm以下的CMOS器件存在著非常嚴重的短溝道效應，需要EOT(Equivalent?OxideThickness，等效氧化層厚度)不超過1nm的柵介質來提高對溝道的控制能力，所以厚的界面層SiO₂是不可接受的。尤其在32納米及22納米工藝技術中，柵極介質EOT甚至需要達到0.7納米甚至0.5納米以下，而普通高k/金屬柵工藝中界面層SiO₂厚度就達到了0.5-0.7納米。因此，如何能夠有效減小EOT，特別是減小界面層厚度成為了具有挑戰的問題。

發明內容

本發明提供了一種半導體器件的制造方法，所述方法包括：提供半導體襯底；在所述襯底上形成界面層、柵介質層和金屬功函數層；在所述金屬功函數層上形成擴散阻擋層；在所述擴散阻擋層上形成金屬吸氧層；對所述器件進行熱退火處理，以使所述金屬吸氧層吸除界面層中的氧，使界面層的厚度減小并且使所述擴散阻擋層阻止金屬吸氧層中的吸氧金屬擴散到所述金屬功函數層中。

通過采用本發明所述的方法，在金屬功函數層上形成了具有阻擋作用的擴散阻擋層和具有吸除界面層中氧的作用的金屬吸氧層，從而能夠阻止退火過程中外界氛圍里的氧進入界面層，防止了SiO₂界面層的厚度增加，并利用氧吸除技術，使得原本厚度達0.5-1nm的SiO₂界面層在退火過程中厚度減少為0.5納米以下，甚至完全去除，有效地減小了器件的EOT，同時能夠利用擴散阻擋層防止金屬吸氧層中的吸氧金屬擴散到功函數層和/或柵介質層中，從而不利地影響器件的閾值電壓。

附圖說明

圖1示出了根據本發明的第一實施例的半導體器件的制造方法的流程圖；

圖2-5示出了根據本發明的第一實施例的半導體器件各個制造階段的示意圖；

具體實施方式

本發明通常涉及制造半導體器件的方法。下文的公開提供了許多不同的實施例或例子用來實現本發明的不同結構。為了簡化本發明的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本發明。此外，本發明可以在不同例子中重復參考數字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。此外，本發明提供了的各種特定的工藝和材料的例子，但是本領域普通技術人員可以意識到其他工藝的可應用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結構可以包括第一和第二特征形成為直接接觸的實施例，也可以包括另外的特征形成在第一和第二特征之間的實施例，這樣第一和第二特征可能不是直接接觸。

根據本發明的實施例，參考圖1，圖1示出了根據本發明的半導體器件的制造方法的流程圖。在步驟S11，提供半導體襯底，參考圖2。在本實施例中，襯底101包括位于晶體結構中的硅襯底(例如晶片)，襯底101還可以包括其他基本半導體或化合物半導體，例如Si、Ge、GeSi、GaAs、InP、SiC或金剛石等。根據現有技術公知的設計要求(例如p型襯底或者n型襯底)，襯底101可以包括各種摻雜配置。此外，可選地，襯底101可以包括外延層，可以被應力改變以增強性能，以及可以包括絕緣體上硅(SOI)結構。