[發(fā)明專利]一種動(dòng)態(tài)可配置的指令訪問加速器

無效

• 申請(qǐng)?zhí)枺?/td>: 201010206659.4
• 申請(qǐng)日: 2010-06-22
• 公開（公告）號(hào): CN102169428A
• 公開（公告）日: 2011-08-31
• 發(fā)明（設(shè)計(jì)）人: 林錦麟;李興仁;金榮偉;劉春暉
• 申請(qǐng)（專利權(quán)）人: 上海盈方微電子有限公司
• 主分類號(hào): G06F9/38
• 分類號(hào): G06F9/38
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域：

本發(fā)明所涉及的是一種動(dòng)態(tài)可配置的指令訪問加速器，特別是網(wǎng)絡(luò)多媒體處理器的指令訪問加速器。

背景技術(shù)：

近年來，嵌入式處理器的頻率已越來越快，1GHz以上網(wǎng)絡(luò)多媒體處理器已經(jīng)成為主流。為了彌補(bǔ)處理器處理周期時(shí)間與外部存儲(chǔ)器存取時(shí)間的差距，雖然采用高速緩存能夠較大程度地解決這一問題。但在用戶實(shí)際體驗(yàn)中，尤其是在網(wǎng)頁(yè)瀏覽時(shí)，由于網(wǎng)頁(yè)內(nèi)容和格式的多樣化，網(wǎng)頁(yè)打開時(shí)間較長(zhǎng)，不能達(dá)到流暢的程度，與PC機(jī)上的網(wǎng)頁(yè)瀏覽速度相比，差距還是比較大。

高速緩存在訪問命中時(shí)處理器是不需要等待時(shí)間，直接從高速緩存中讀取指令，在訪問不命中時(shí)，則從外部存儲(chǔ)器中讀取指令。通常，這一過程需要等待的周期會(huì)比較長(zhǎng)，尤其是在多總線架構(gòu)片上系統(tǒng)中，需要更長(zhǎng)的等待周期。

圖1所示的是網(wǎng)絡(luò)多媒體處理器中比較普遍的一個(gè)多總線架構(gòu)片上系統(tǒng)的結(jié)構(gòu)示意圖，CPU處理器、視頻編解碼、圖形加速器和協(xié)處理器等通過內(nèi)部總線矩陣，經(jīng)外部存儲(chǔ)器控制器，訪問外部存儲(chǔ)器。CPU處理器在指令訪問不命中時(shí)，將由高速緩存控制器向外部存儲(chǔ)器請(qǐng)求一個(gè)緩存行(cache?line)，通常此緩存行為16字節(jié)的指令。如果內(nèi)部總線是64位的總線寬度，那么就意味著每次總線上只有2個(gè)突發(fā)訪問(2×8＝16字節(jié))，而對(duì)于DDR2等外部存儲(chǔ)器，訪問延遲比較大，再加上內(nèi)部總線矩陣開銷和仲裁等，實(shí)際上每次訪問外部存儲(chǔ)器的延遲在16個(gè)總線周期左右。那么在每次高速緩存不命中時(shí)，指令訪問的效率只有2/(2+16)＝1/9。

從上面的分析可以看出，高速緩存雖然能彌補(bǔ)處理器處理周期時(shí)間與外部存儲(chǔ)器存取時(shí)間的差距，但是由于受到緩存行大小的限制和不命中時(shí)高延遲的開銷，尤其在瀏覽新網(wǎng)頁(yè)等操作時(shí)，指令還都沒有進(jìn)入高速緩存，每次都需要從外部存儲(chǔ)器存取，從而導(dǎo)致系統(tǒng)反應(yīng)比較慢，直接影響網(wǎng)頁(yè)瀏覽速度。

發(fā)明內(nèi)容：

有鑒于此，本發(fā)明專門針對(duì)高速緩存不命中的情況，結(jié)合多總線架構(gòu)片上系統(tǒng)的特點(diǎn)，在高速緩存和總線之間添加一個(gè)動(dòng)態(tài)可配置的指令加速器，如圖2所示，用以縮短系統(tǒng)反應(yīng)時(shí)間。

本發(fā)明提供的動(dòng)態(tài)可配置指令加速器包括高速緩存總線接口、內(nèi)部總線接口、控制邏輯、指令訪問統(tǒng)計(jì)預(yù)測(cè)單元和至少一個(gè)可配置的指令緩沖區(qū)，其中高速緩存總線接口和CPU處理器對(duì)接，內(nèi)部總線接口和外部存儲(chǔ)器控制器對(duì)接，相互連接的控制邏輯、指令訪問統(tǒng)計(jì)預(yù)測(cè)單元和可配置的指令緩沖區(qū)分別連接于高速緩存總線接口和內(nèi)部總線接口之間。所述控制邏輯用于根據(jù)CPU處理器中高速緩存不命中時(shí)，向外部存儲(chǔ)器控制器發(fā)出一定數(shù)目字節(jié)的指令，存儲(chǔ)在內(nèi)部可配置的指令緩沖區(qū)，同時(shí)向CPU處理器的高速緩存返回一行的指令(16字節(jié))。指令訪問統(tǒng)計(jì)預(yù)測(cè)單元能夠統(tǒng)計(jì)和預(yù)測(cè)指令訪問的情況，動(dòng)態(tài)地調(diào)整指令緩沖區(qū)可用空間，并指示控制邏輯每次向外部存儲(chǔ)器控制器訪問的指令字節(jié)數(shù)目。

在上述方案中，所述指令緩沖區(qū)由寄存器堆構(gòu)成，其容量大于或等于一個(gè)高速緩存行的大小。

根據(jù)程序訪問的局部性原理，在程序指令沒有備份到高速緩存時(shí)，會(huì)出現(xiàn)連續(xù)的不命中情況，只要設(shè)置合理的指令緩沖區(qū)和每次向外部存儲(chǔ)器控制器的訪問字節(jié)數(shù)目，對(duì)于后續(xù)高速緩存不命中的情況，有很大的概率已經(jīng)備份在指令加速器的指令緩沖區(qū)，從而減少了高速緩存不命中情況下的訪問時(shí)間。

本發(fā)明的一個(gè)特征是動(dòng)態(tài)可配置性，能夠根據(jù)不同應(yīng)用情況、內(nèi)部總線特征和外部存儲(chǔ)器控制器的接口特點(diǎn)，調(diào)整內(nèi)部指令緩沖區(qū)大小，最大限度地優(yōu)化系統(tǒng)。

對(duì)于DDR2等外部存儲(chǔ)器，一次突發(fā)訪問，第一個(gè)數(shù)據(jù)的訪問延遲比較大，但是后續(xù)訪問的數(shù)據(jù)是連續(xù)返回的。比如一個(gè)64位的內(nèi)部總線和外部32位位寬DDR2的片上系統(tǒng)，如果發(fā)起一個(gè)128字節(jié)(16×8字節(jié))的突發(fā)訪問，假定訪問延遲是16個(gè)時(shí)鐘周期，那么訪問效率貝偽16/(16+16)＝1/2，一次16字節(jié)(高速緩存不命中時(shí)的訪問字節(jié)數(shù)目)的突發(fā)訪問，訪問效率只有2/(2+16)＝1/9。本發(fā)明正是利用DDR2的這一特點(diǎn)，設(shè)計(jì)出了一個(gè)動(dòng)態(tài)可配置的指令加速器，在系統(tǒng)的實(shí)際測(cè)試中也驗(yàn)證了這一加速效果。

基于上述的特性，本發(fā)明還提供了一種指令加速預(yù)取方法，該方法包括以下步驟：

1、接收到處理器高速緩存行不命中的控制信息后，控制邏輯依系統(tǒng)總線和外部存儲(chǔ)器控制器的特點(diǎn)，向外部存儲(chǔ)器控制器發(fā)送讀取一個(gè)指令緩沖區(qū)的控制信息，并通過一次讀取操作讀取一個(gè)指令緩沖區(qū)的指令；

2、將所述一個(gè)指令緩沖區(qū)的指令存儲(chǔ)到指令緩沖區(qū)；

3、將所述高速緩存行的指令傳輸?shù)礁咚倬彺妗?/p>